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発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−151573
公開日 平成6年(1994)5月31日
出願番号 特願平4−296786
出願日 平成4年(1992)11月6日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 桜井 直樹 / 菅原 良孝
要約 目的
誘電体分離基板を用いた半導体集積回路装置において、高耐圧化と高集積化とを同時に達成することを目的とする。

構成
半導体島1の選ばれた電極32と支持体の半導体基板23とを同電位とした点にある。
特許請求の範囲
【請求項1】第1導電型の第1の半導体層とそれに隣接する第1の半導体層より高不純物濃度を有する第2の半導体層とからなる支持体と、支持体の第1の半導体層に絶縁層を介して表面を露出するように埋設され、その中に所望の回路素子が形成される複数個の半導体島と、支持体の第2の半導体層に設けられた補助電極とを具備することを特徴とする半導体集積回路装置。
【請求項2】請求項1において、半導体島が、第1導電型の第1層と、半導体島表面から第1層内に延び第1層より高不純物濃度を有する第2導電型の第2層と、第2層から離れた個所において半導体島表面から第1層内に延び第1層より高不純物濃度を有する第1導電型の第3層とを具備し、第2層及び第3層にそれぞれ第1の主電極及び第2の主電極が設けられていることを特徴とする半導体集積回路装置。
【請求項3】請求項2において、半導体島の第1層と絶縁層との間に第1層より高不純物濃度を有する第1導電型の第4層が設けられていることを特徴とする半導体集積回路装置。
【請求項4】第1導電型の第1の半導体層とそれに隣接する第1の半導体層より高不純物濃度を有する第2の半導体層とからなる支持体と、支持体の第1の半導体層に絶縁層を介して表面を露出するように埋設され、その中に所望の回路素子が形成される複数個の半導体島と、支持体の第2の半導体層に設けられた補助電極とを具備し、補助電極に複数個の半導体島に形成された回路素子のうちの最も高電位が印加される回路素子の主接合を逆バイアスするような極性の電位が付与されていることを特徴とする半導体集積回路装置。
【請求項5】請求項4において、半導体島が、第1導電型の第1層と、半導体島表面から第1層内に延び第1層より高不純物濃度を有する第2導電型の第2層と、第2層から離れた個所において半導体島表面から第1層内に延び第1層より高不純物濃度を有する第1導電型の第3層とを具備し、第2層及び第3層にそれぞれ第1の主電極及び第2の主電極が設けられていることを特徴とする半導体集積回路装置。
【請求項6】請求項5において、半導体島の第1層と絶縁層との間に第1層より高不純物濃度を有する第1導電型の第4層が設けられていることを特徴とする半導体集積回路装置。
【請求項7】請求項2において、支持体の第1の半導体層の半導体島相互間に高不純物濃度領域を具備することを特徴とする半導体集積回路装置。
【請求項8】請求項2において、支持体の第1の半導体層の半導体島底部周辺に高不純物濃度領域を具備することを特徴とする半導体集積回路装置。
【請求項9】第1導電型の第1の半導体層とそれに隣接する第1の半導体層より高不純物濃度を有する第2の半導体層とからなる支持体と、支持体の第1の半導体層に絶縁層を介して表面を露出するように埋設され、その中に所望の回路素子が形成される複数個の半導体島とを具備し、複数個の半導体島のうち最も高電位が印加される回路素子を形成した半導体島の深さが、該半導体島に形成された回路素子の主接合が定格電圧で逆バイアスされたときに形成される空乏層が支持体の第1の半導体層に達するような値にされていることを特徴とする半導体集積回路装置。
【請求項10】請求項9において、半導体島が、第1導電型の第1層と、半導体島表面から第1層内に延び第1層より高不純物濃度を有する第2導電型の第2層と、第2層から離れた個所において半導体島表面から第1層内に延び第1層より高不純物濃度を有する第1導電型の第3層とを具備し、第2層及び第3層にそれぞれ第1の主電極及び第2の主電極が設けられていることを特徴とする半導体集積回路装置。
【請求項11】請求項10において、半導体島の第1層と絶縁層との間に第1層より高不純物濃度を有する第1導電型の第4層が設けられていることを特徴とする半導体集積回路装置。
【請求項12】請求項9において、支持体の第1の半導体層の半導体島相互間に高不純物濃度領域を具備することを特徴とする半導体集積回路装置。
【請求項13】請求項9において、支持体の第1の半導体層の半導体島底部周辺に高不純物濃度領域を具備することを特徴とする半導体集積回路装置。
【請求項14】第1導電型の第1の半導体層と、第1の絶縁層と、第1の半導体層より高不純物濃度を有する第2の半導体層とを順次積層してなる支持体と、支持体の第1の半導体層に第2の絶縁層を介して表面を露出するように埋設され、その中に所望の回路素子が形成される複数個の半導体島と、支持体の第2の半導体層に設けられた補助電極とを具備し、補助電極に複数個の半導体島に形成された回路素子のうちの最も高電位が印加される回路素子の主接合が逆バイアスされる極性の電位が付与されていることを特徴とする半導体集積回路装置。
【請求項15】請求項14において、半導体島が、第1導電型の第1層と、半導体島表面から第1層内に延び第1層より高不純物濃度を有する第2導電型の第2層と、第2層から離れた個所において半導体島表面から第1層内に延び第1層より高不純物濃度を有する第1導電型の第3層とを具備し、第2層及び第3層にそれぞれ第1の主電極及び第2の主電極が設けられていることを特徴とする半導体集積回路装置。
【請求項16】請求項15において、半導体島の第1層と絶縁層との間に第1層より高不純物濃度を有する第1導電型の第4層が設けられていることを特徴とする半導体集積回路装置。
【請求項17】請求項14において、支持体の第1の半導体層の半導体島相互間に高不純物濃度領域を具備することを特徴とする半導体集積回路装置。
【請求項18】請求項14において、支持体の第1の半導体層の半導体島底部周辺に高不純物濃度領域を具備することを特徴とする半導体集積回路装置。
【請求項19】第1導電型の第1の半導体層と、第1の絶縁層と、第1の半導体層より高不純物濃度を有する第2の半導体層とからなる支持体と、支持体の第1の半導体層に第2の絶縁層を介して表面を露出するように埋設され、その中に所望の回路素子が形成される複数個の半導体島とを具備し、複数個の半導体島のうち最も高電位が印加される回路素子を形成した半導体島の深さが、該半導体島に形成された回路素子の主接合が定格電圧で逆バイアスされたときに形成される空乏層が支持体の第1の半導体層に達するような値にされていることを特徴とする半導体集積回路装置。
【請求項20】請求項19において、半導体島が、第1導電型の第1層と、半導体島表面から第1層内に延び第1層より高不純物濃度を有する第2導電型の第2層と、第2層から離れた個所において半導体島表面から第1層内に延び第1層より高不純物濃度を有する第1導電型の第3層とを具備し、第2層及び第3層にそれぞれ第1の主電極及び第2の主電極が設けられていることを特徴とする半導体集積回路装置。
【請求項21】請求項20において、半導体島の第1層と絶縁層との間に第1層より高不純物濃度を有する第1導電型の第4層が設けられていることを特徴とする半導体集積回路装置。
【請求項22】第1導電型のポリシリコン層と、第1の絶縁膜と、第1導電型でポリシリコン層より高不純物濃度を有する半導体基板との積層体からなる支持体と、支持体のポリシリコン層に第2の絶縁膜を介して支持され、それぞれ内に回路素子が形成された複数個の半導体島とを具備し、一つの半導体島内においてアバランシェ降伏が起こるより低い電圧で、半導体島の底部と回路素子領域との間の領域が全て空乏化するように、半導体島の底部と回路素子領域との間の領域の不純物濃度と、厚さが選ばれていることを特徴とする半導体集積回路装置。
【請求項23】請求項22において、半導体島が、第1導電型の第1層と、半導体島表面から第1層内に延び第1層より高不純物濃度を有する第2導電型の第2層と、第2層から離れた個所において半導体島表面から第1層内に延び第1層より高不純物濃度を有する第1導電型の第3層とを具備し、第2層及び第3層にそれぞれ第1の主電極及び第2の主電極が設けられていることを特徴とする半導体集積回路装置。
【請求項24】請求項23において、半導体島の第1層と絶縁層との間に第1層より高不純物濃度を有する第1導電型の第4層が設けられていることを特徴とする半導体集積回路装置。
【請求項25】第1導電型のポリシリコン層とそれに隣接する第1導電型でポリシリコン層より高不純物濃度を有する半導体基板との積層体からなる支持体と、支持体のポリシリコン層に絶縁膜を介して支持され、それぞれ内に回路素子が形成された複数個の半導体島とを具備し、一つの半導体島のそれに形成された回路素子の主接合と半導体島底部との間の距離が、その半導体島に形成した回路素子の耐圧をVボルトとしたとき、1/14×Vμm以下であることを特徴とする半導体集積回路装置。
【請求項26】第1導電型のポリシリコン層と、第1の絶縁膜と、第1導電型でポリシリコン層より高不純物濃度を有する半導体基板との積層体からなる支持体と、支持体のポリシリコン層に第2の絶縁膜を介して支持され、それぞれ内に回路素子が形成された複数個の半導体島とを具備し、一つの半導体島のそれに形成された回路素子の主接合と半導体島底部との間の距離が、その半導体島に形成した回路素子の耐圧をVボルトとしたとき、1/14×Vμm以下であることを特徴とする半導体集積回路装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、誘電体分離基板を使用した半導体集積回路装置、特に高耐圧で高集積密度を有する半導体集積回路装置に関する。
【0002】
【従来の技術】高電圧を扱う半導体集積回路の基板として、pn分離方式に代わり、高い耐圧を有しかつ素子分離領域が小さくできる誘電体分離基板が使われている。従来の誘電体分離基板は、ポリシリコン(poly−Si)からなる支持体の一方の面側に酸化膜(SiO2 )に囲まれた例えばn- 型の半導体島を埋込み並設し、半導体島の酸化膜に隣接する個所には空乏層の伸びを抑制するために酸化膜に沿って高不純物濃度(n+ )層が形成された構成となっている。この誘電体分離基板は次のような問題を有している。第1の問題点は製造に関するものである。この基板は、(1)n- 型の半導体基板の一方の面にKOHを使用した異方性エッチングでV字形の溝を形成する工程、(2)半導体基板の一方の面及び溝表面にn+ 層となる不純物を導入する工程、(3)半導体基板の一方の面及び溝表面に沿って酸化膜を形成する工程、(4)酸化膜の上にポリシリコンを堆積する工程、(5)半導体基板の他方の面を溝の底部に達するまで削り、酸化膜で分離された半導体島を形成する工程、で製造される。この誘電体分離基板の製法では、支持体となる厚いポリシリコン層を形成しなければならず製造が難しいという問題があった。第2の問題点は高耐圧化が進むに従って集積密度が低下することである。即ち、高耐圧化を図るためには、空乏層の拡がり領域を大きくする必要があり、その結果半導体島を深く形成しなければならない。半導体島は上述のように異方性エッチングで形成することから、側面は半導体島の露出面に対し約55°の角度を有しており、半導体島を深くすれば深くするほど露出面は大面積となり、集積密度が低下するのである。
【0003】第1の問題点を解決する誘電体分離基板としては、特開昭61−292934号公報に記載された構造が知られている。この誘電体分離基板は、半導体島を浅くすると共にポリシリコン層は溝を埋める程度の厚さより少し厚く形成し、ポリシリコン層上に表面に酸化膜を有する半導体基板を貼り付けた構成となっている。この構成によれば、厚いポリシリコン層を堆積する必要がないため製造が容易である。しかしながら、この誘電体分離基板は高耐圧化を進めると集積密度が大幅に低下する欠点がある。これを図18を用いて説明する。図において、100は半導体島、101は半導体島100をシリコン酸化膜102を介して埋設支持するポリシリコン層、103はポリシリコン層101にシリコン酸化膜104を介して接着した半導体基板である。半導体島100は、例えばダイオードの場合n- 型領域100aと、n- 型領域100aの露出面側に互いに離れて形成されたp+ 型領域100b及びn+ 型領域100cとを具備している。p+ 型領域100b及びn+ 型領域100cにはそれぞれアノード電極105及びカソ−ド電極106がオーミック接触している。この構成において、アノード電極105とカソード電極106との間にp+ 型領域100bとn- 型領域100aとの間に形成されるpn接合を逆バイアスする電圧を印加すると、空乏層は不純物濃度の低いn-型領域100a側に大きく延びる。半導体島100が浅くされているため、空乏層は深さ方向に延びられず横方向に延びることになる。この時の半導体島100表面の横方向の電界強度と等電位線は図のようになる。即ち、空乏層の横方向の延びが止められるn- 型領域100aとn+ 型領域100cとの境界付近で異常に高い電界強度のピークが生じる。このピークを小さくするためには、p+ 型領域100b及びn+ 型領域100cとの間隔を大きくすればよい。p+ 型領域100b及びn+ 型領域100cとの間隔を大きくすれば、半導体島100が大きくなり、集積密度が低下するのである。
【0004】
【発明が解決しようとする課題】上述のように従来の誘電体分離基板を用いた半導体集積回路装置においては、高耐圧化を実現しようとすれば集積密度が犠牲になり、高集積密度化を実現しようとすれば耐圧が犠牲になり、高耐圧化と高集積密度化を同時に実現することができないのである。誘電体分離基板を用いた半導体集積回路装置の分野においては、商用電源の電圧が100Vから200Vに昇圧される趨勢にあり、高耐圧化は避けて通れない状況にある。半導体集積回路装置の集積密度の低下は、単一チップが持つ機能が減少することを意味し、電気回路を集積回路装置にする最大のメリットの低下を招くのである。
【0005】本発明の目的は、高耐圧化と高集積密度化を同時に実現する誘電体分離基板を使用した新規な半導体集積回路装置を提供することにある。
【0006】
【課題を解決するための手段】上記目的を達成する本発明半導体集積回路装置の特徴とするところは、半導体の支持体と半導体島との間に主接合の空乏層を半導体島と支持体との間に介在された絶縁膜を越えて支持体まで延ばすようなバイアスを付与する構成とした点にある。具体的には、半導体の支持体に電極を設け、この電極と選ばれた半導体島に形成された主電極との間を接続する構成とした点にある。ここでいう主接合とは、半導体島に形成される半導体素子の耐圧を確保するために逆バイアスされるpn接合をいう。
【0007】本発明半導体集積回路装置の他の特徴とするところは、半導体の支持体に絶縁膜を介して支持された一つの半導体島内においてアバランシェ降伏が起こるより低い電圧で、半導体島の回路素子領域とその底部との間の領域が全て空乏化するように、半導体島の底部と回路素子領域との間の領域の不純物濃度と、厚さが選ばれている点にある。具体的には、半導体の支持体に絶縁膜を介して支持された一つの半導体島の主接合と半導体島底部との間の距離を、その半導体島に形成した回路素子の耐圧をVボルトとしたとき、1/14Vμm以下にした点にある。本発明半導体集積回路装置に使用される支持体としては、第1の導電型の第1の半導体層と、第1の半導体層に隣接し第1の半導体層より高不純物濃度を有する第1の導電型の第2の半導体層との積層体,第1の半導体層と第2の半導体層との間に絶縁物層を介在した積層体、またはこれらを変形した積層体が使用される。そして、第1の半導体層としてはポリシリコンが、第2の半導体層としてはポリシリコンまたは単結晶シリコンが用いられる。
【0008】
【作用】本発明は、支持体と半導体島との間に主接合の空乏層を半導体島と支持体との間に介在された絶縁膜を越えて支持体まで延ばすようなバイアスを付与する構成としたので、主接合を逆バイアスしたとき形成される空乏層の半導体島表面における拡がりが、バイアスによる空乏層の縦方向の延びによって抑制される。この結果、■半導体島表面における電界強度が低減できるので、半導体島面積の縮小がはかれ、高集積密度化を達成する、■空乏層を絶縁膜を越えて支持体内に延ばすため、半導体島の深さを大幅に低減でき、半導体島面積の縮小がはかれ、高集積密度化を達成する、■空乏層を絶縁膜を越えて支持体内に延ばすことによって、半導体島表面の電界強度を低減でき、高耐圧化を図ることができる、■半導体島の深さを大幅に低減できるため、誘電体分離基板の製造が容易になる、等の効果を達成する。
【0009】
【実施例】以下本発明半導体集積回路装置を実施例として示した図面を使用して詳細に説明する。
【0010】図1は、本発明半導体集積回路装置の第1の実施例を示す概略断面図で、半導体島にpnダイオードを形成した場合を示している。図において、1は半導体島、2は半導体島1をシリコン酸化膜21を介して埋設支持するポリシリコン層22とポリシリコン層22の半導体島1が露出する側とは反対側の面に接着されたポリシリコン層22より高不純物濃度を有するn型の半導体基板23からなる支持体である。半導体島1はその露出面から内部に延びるn型の第1層11と、第1層11表面から内部に延び第1層11との間にpn接合Jを形成する第1層11より高不純物濃度を有するp型の第2層12と、第2層12から離れた個所で第1層11表面から内部に延び第1層11より高不純物濃度を有するn型の第3層13とからなっている。31は第2層12にオーミック接触した第1の主電極、32は第3層13にオーミック接触した第2の主電極、33は半導体基板23にオーミック接触した補助電極で、補助電極33は第2の主電極32にリード34により接続されて第2の主電極32と同電位に保持されている。
【0011】かかる構成において、第1の主電極31と第2の主電極32との間にpn接合Jを逆バイアスする極性(第2の主電極32が正電位、第1の主電極31が負電位)の電圧を印加すると、pn接合Jの周りに空乏層が形成される。この空乏層は不純物濃度の低い第1層11側に大部分が延び、補助電極33が第2の主電極32と同電位とされていることにより空乏層の縦方向の延びが大きくなり、第1層11側に延びた空乏層は破線で示すようにシリコン酸化膜21を越えてポリシリコン層22内に延びることになる。これによって、半導体島1表面において横方向に延びていた空乏層の拡がりが制限され、第3層13と第1層11との境界付近に存在する電界強度のピークが大幅に減少するのである。この理由は、pn接合の面積と電圧が同一の場合空乏層の拡がりによって掃き出される電荷は一定であり、空乏層の縦方向の延びが大きくなればそれに比例して半導体島1表面における横方向の延びが制限されるためである。この結果、次のような効果が期待できる。即ち、■半導体島1表面における電界強度が低減できるので、第3層13と第1層11との離間距離を短縮でき、半導体島1の縮小がはかれ、高集積密度を達成する。■空乏層をシリコン酸化膜21を越えてポリシリコン層22内に延ばすため、第1層11の深さを大幅に低減でき、半導体島1の縮小がはかれ、高集積密度を達成する。■空乏層をシリコン酸化膜21を越えてポリシリコン層22内に延ばすことによって、半導体島1表面の電界強度を低減でき、高耐圧化を図ることができる。
【0012】この時第1層11内でアバランシェ降伏が起こる電圧より低い電圧で、第2層12の底とシリコン酸化膜21との間の第1層11が全て空乏化するように第1層11の不純物濃度と第2層12の底とシリコン酸化膜21との間の距離が選ばれている。即ち、第1層11内でアバランシェ降伏が起こる電圧をVb,第1層11の不純物濃度をNd,第2層12の底とシリコン酸化膜21との間の断面に対して垂直方向の距離をLとするとき、Vb,Nd及びLは、 L<√2×εSi×Vb/(q×Nd) …(1)
を満足するように選ぶ。式(1)を満たすようにVb,Nd及びLが選ばれているため、第1層11内でアバランシェ降伏する電圧より低い電圧で第2層12の下の第1層11は全て空乏化し、更にシリコン酸化膜21を越えてポリシリコン層22内にも拡がる。この時印加された電圧は、第1層11,シリコン酸化膜21及びポリシリコン層22に分担して加わるため、第1層11に加わる電圧は印加電圧より低くなり、第1層11を薄くしても高耐圧化が図れるのである。また、ポリシリコン層22内に拡がった空乏層は、更に望ましくは半導体基板23に達するのが良い。即ち、ポリシリコン層22に印加される電圧の割合が大きくなり、耐圧を更に向上できるのである。
【0013】ところで、第1層11に加わる電界E1は次式で表わされる。
【0014】
E1=C2/(C1+C2)×V/L …(2)
C2=(単位面積当たりのシリコン酸化膜の容量)+(単位面積当たりのポ リシリコン層の容量)=1/(tox/εox+Lpoly/εSi) …(3)
C1=(第1層の容量)=εSi/L …(4)
ここで、toxはシリコン酸化膜の容量21の膜厚、Lpolyはポリシリコン層22の厚さ、εoxはシリコン酸化膜の誘電率、Vは印加電圧である。
【0015】従来の半導体集積回路装置では、第1層の厚さが50μmで耐圧700Vであった。このため、アバランシェ降伏する電界Emax は14V/μmである。このEmax の値を使いtoxを2μm、Lpolyを45μmとして、式(2)−式(4)より本発明の第1層11の厚さを計算すると4.3μm となり、従来の約10分の1にできる。エッチング液にKOHを使用した場合シリコンは約55°で削られるため、表面での分離領域が垂直のエッチングより大きくなる。このようになる単結晶領域の厚さを薄くできるので、分離領域は従来49μm(=50μm/tan55°)から4μmにできる。また、式(2)−式(4)でわかるように、ポリシリコン層22の厚さが厚い程第1層11の厚さを薄くしても同じ耐圧が得られる。従って、製造にかかる時間及び費用が許される範囲で、ポリシリコン層22の厚さを厚くすることが望ましい。また、上記14V/μmから、本願発明における主接合と半導体島底部との間の第1層の厚さは耐圧(最大許容電圧)700Vで計算すると、従来の厚さが700×1/14=50μmであることから、50μm未満となる。
【0016】また、支持体として機能する半導体基板23がポリシリコン層22より高不純物濃度となっているので、pn接合から延びた空乏層は半導体基板23で止まり、隣合った半導体島から延びた空乏層が半導体基板23でつながり半導体島相互で干渉が起きるのを防ぐことができる。また、高不純物濃度の半導体基板23は補助電極33との接触抵抗を下げる働きをする。
【0017】更に、第2層12の底との間の第1層11が全て空乏層化する電圧としては、望ましくは定格電圧とするのがよい。即ち、アバランシェ電圧は定格電圧より高いので、更に第1層11の厚さを薄くし、高集積密度化ができる。ところで、第2層12と第3層13との間の電界は全て第1層11にかかるので、アバランシェ電圧が定格電圧より高くなるように、第2層12と第3層13との間の距離L23を選定しなければならない。即ち、定格電圧をVsとしたとき、23>√2×εSi×Vs/(q×Nd) …(5)
とすればよい。この時、第2層12と第3層13との間の距離L23が第1層11の厚さよりも大きくなるようにする。アバランシェ降伏する前に空乏層がポリシリコン層22にも拡がるため第1層11を薄くしても同じ耐圧が得られ、更に高集積化できる。
【0018】更にまた、補助電極33に印加する電圧としては、pn接合Jを逆バイアスする極性であればその大きさは問わないが、空乏層をポリシリコン層22に十分に拡がらせるためにpn接合Jを逆バイアスする極性で定格電圧に近い値の電圧が好ましい。
【0019】図2は本発明半導体集積回路装置の第2の実施例を示す概略断面図で、第1の実施例とは、半導体島1に形成する半導体素子がMOSFETである点、半導体島1の側方に位置するシリコン酸化膜21と第1層11との間に第1層11より高不純物濃度を有するn型の第4層14を形成した点及びポリシリコン層22と半導体基板23との間にシリコン酸化膜24が介在されている点において相違している。図において、15は第2層12内に形成されたソースとなる第2層12より高不純物濃度を有するn型の第5層、35は第1層11と第5層15との間に位置する第2層12上に絶縁膜41を介して設けられたポリシリコンのゲート電極である。このゲート電極35は絶縁膜41を介して横方向に向かって第1層11上に延び、これにより横方向に空乏層を伸ばし電界を緩和するフィールドプレートの役目を果たしている。絶縁膜41の第2層12上の部分は他より薄くされている。第1の主電極31は第2層12及び第5層15にオーミック接触している。第2の主電極32は絶縁膜41を介して横方向に向かって第1層11上に延び、第2層12側から延びてくる空乏層が第3層13に達して電界強度が高くなるのを抑制する働きをする。
【0020】この実施例によれば、ポリシリコン層22と半導体基板23との間にシリコン酸化膜24が介在されているため、電圧の変化により過渡的に流れる電流が、半導体基板23に流れ込むのを防止している。また酸化膜21にも電圧が分担されるため、図1より高耐圧化が図れる。また、半導体島1の側方に位置するシリコン酸化膜21と第1層11との間に第1層11より高不純物濃度を有するn型の第4層14が形成されているため、横方向に伸びた空乏層は第4層14によって止められ、隣合った半導体島に形成される素子の空乏層がポリシリコン層22でつながって生じる素子間の干渉を防ぐことができる。
【0021】図3は図1に示す装置の平面図である。尚、第5層15,絶縁膜41,ゲート電極35,第1の電極31は省略してある。第4層14はシリコン酸化膜21に沿って、全周にわたって形成されている。これにより、第1の電極31からどの方向に配線を引き出しても、他の素子との間で生じる干渉を防ぐことができる。また、第3層13は第4層14に接触して一部に設けられている。これによりキャリアを第4層14を通じて全周より集めることができ、素子のオン抵抗を小さくできる。また、第3層13は一部に設けられているので、第3層13が無い部分では第1の電極31からの配線を引き出すことができる。
【0022】図4は本発明の第3の実施例を示す概略断面図である。この実施例では、隣合った半導体島1相互を絶縁分離するシリコン酸化膜21の間に位置するポリシリコン層22に表面から内部に延びる高濃度領域221が設けられている。この領域221は空乏層の横方向の延びを止めるため、隣合った半導体島1相互の干渉を、ポリシリコン層22の間隔を大きくすることなく防ぐことができる。ポリシリコン層22は望ましくはシリコン酸化膜21に隣接せず、離して設けるのがよい。その理由は、空乏層はポリシリコン層22にも広がり、横方向において電圧は第1層11,シリコン酸化膜21及びポリシリコン層22に分圧して加わるため、第2層12とシリコン酸化膜21との間の距離を小さくできるためである。従って、図3に示した第4層14は形成しなくとも図3と同等の耐圧が得られ、第4層14を形成すればそれに高耐圧化を図ることができる。
【0023】図5は本発明の第4の実施例を示す概略断面図である。この実施例では、シリコン酸化膜21と24間に高濃度領域222が設けられている。この高濃度領域222により、縦方向に延びた空乏層がポリシリコン層22内で横方向に伸びて、隣合った半導体島1相互で生じる干渉を防止できるため、半導体島1相互間の分離領域をさらに小さくできる。
【0024】図6は本発明をダイオードに適用した第5の実施例を示す概略断面図である。この実施例では、半導体島1の周辺において絶縁膜41上に第2の電極32と同電位の第3の電極36を設けた点が新しい。空乏層の広がりを点線で示してある。第3の電極36は、シリコン酸化膜21上から第4層14を経て第1層11上に達するように設けられている。第3の電極36の材料としては、ポリシリコンが望ましい。第1の電極31は絶縁膜42により第3の電極36から絶縁されて半導体島1以外の領域に引き出されている。各電極のバイアス状態は、第1の電極31は接地電位にされ、第2の電極32,補助電極33及び第3の電極36には正電位が加えられている。このような構成にすれば次のような効果がある、第1の電極31が引き出されている領域では、空乏層が第1の電極31の電位により横方向に伸ばされるため、空乏層は第1層11の表面付近で横方向に伸びやすくなり、低い電圧で第4層14に達することになる。空乏層は第4層14に達すると、それ以上横方向には伸びることができなくなるため電界が第1層11と第4層14との境界の表面に集中し、耐圧低下を招く。これを防止する一つの方法は、第1の電極31の下の絶縁膜41,42の厚さを大きくして、第1の電極31と第1層11との間の電界を緩和することである。しかしながら、この方法によれば、ホトマスクと第1層11表面との段差が大きくなり、アライナーの分解能が悪くなり、ホトレジストの加工精度が低下し、集積密度が悪くなるという問題点を有している。本実施例では、第3の電極36を設けこれに第1の電極31より正電位を加えているため、空乏層の横方向の拡がりを第3の電極36に抑制することができる。この結果、空乏層は主として縦方向に延ばされて横方向の電界が緩和され、耐圧が向上する。また、横方向の電界が緩和されて、第4層14上の電界を小さくできるので、第3の電極36と第4層14間の絶縁膜41の厚さを小さくできる。この結果、ホトレジストの加工精度が向上し、集積度を高くできる。例えば、700V耐圧では、絶縁膜41の厚さが約6μm必要であり、最小加工寸法は10μmであったが、本実施例では、絶縁膜41の厚さが約2.5μm に低減でき、最小加工寸法を3μmに向上することができた。
【0025】図7は図6の平面図を示す。第3の電極36は第3層13が形成されている領域近傍を除き半導体島1の周辺に設けられている。これにより第2層12から第1の電極31を第3層13へ向かう方向を除くあらゆる方向に引き出せるため、レイアウトの自由度が大きくなる。
【0026】図8は本発明の第7の実施例を示す概略断面図である。この実施例では、第1層11とシリコン酸化膜21との間全面に沿って第1層11より高不純物濃度を有するn型の第6層16が設けられている。この第6層16は、第1層11でアバランシェ降伏が起こる低い電圧で空乏層がシリコン酸化膜21に達するような厚さ及び不純物濃度に選ばれている。この実施例では、第6層16の不純物濃度は第1層11より高いため、第6層16が無い場合に比べてシリコン酸化膜21で被われた半導体島1、即ち第1層11と第6層16で分担する電位の割合が高くなる。このため、シリコン酸化膜21,24及びポリシリコン層22に加わる電圧が抑えられ、シリコン酸化膜21及び24の厚さ及びポリシリコン層22の厚さを薄くできる。
【0027】図9は本発明の第8の実施例を示す概略断面図である。この実施例では、ポリシリコン層22内に3層のシリコン酸化膜25が介在された構成となっている。この構成によれば、シリコン酸化膜が5層存在しており、1層当りに加わる電圧は小さくなり、1層当りのシリコン酸化膜及びポリシリコン層の厚さを薄くすることができる。このため、製造にかかる時間を短縮でき、製造が容易になる。
【0028】図10は本発明の第9の実施例を示す概略断面図である。この実施例では、ポリシリコン層22内に1層のシリコン酸化膜25を介在させ、シリコン酸化膜25を半導体島1が露出する側に半導体島1を包囲するように露出させ、シリコン酸化膜25によって2分割されたポリシリコン層22は半導体島1側の層部分223が半導体基板23側の層部分224に比較して低不純物濃度となる構成となっている。このような構成にすることにより、空乏層は横方向でも縦方向でも、ポリシリコン層22の低不純物濃度の層部分223に拡がり、高不純物濃度の層部分223で止められる。これにより、縦方向と同様に横方向に対しても電圧は、シリコン酸化膜21,ポリシリコン層22の層部分223及び、シリコン酸化膜25とに分担して加わるため、第1層11に加わる電圧は印加電圧より小さくなり、第2層12とシリコン酸化膜21の横方向の距離を小さくすることができ、高集積化が図れる。また、ポリシリコン層22の層部分224により空乏層が横方向に伸びるのを防止できるので、半導体島相互間の分離領域を小さくでき更に高集積化が図れる。
【0029】図11は本発明の第10の実施例を示す概略断面図である。この実施例では、半導体島の側壁はその露出面に対して直角をなした構成となっている。これは半導体島の側壁が加工するときに異方性ドライエッチングを用いることにより実現している。この構成により、半導体島相互間の分離領域を小さくできる。ドライエッチングは加工時間が長いという欠点があったが、本発明では第1層11を薄くできることから、ドライエッチングによる加工が適用可能となり、高集積化が実現できるのである。
【0030】図12は本発明の第11の実施例を示す概略断面図である。この実施例は、高耐圧素子と低耐圧素子とを同一誘電体分離基板に形成した半導体集積回路装置を示めしている。高耐圧素子は一つの半導体島1aに1個形成し、低耐圧素子は一つの半導体島1bに複数個形成する。高耐圧素子が形成される半導体島1aには側壁に沿う第4層14が、低耐圧素子を複数個形成した半導体島1bにはシリコン酸化膜21に沿って第6層16がそれぞれ形成されている。低耐圧素子は、素子間をpn接合によって分離することにより、誘電体分離方式で1個ずつ半導体島に形成する方式に比較して分離領域を小さくできるので、高集積密度を実現できる。
【0031】図13は本発明半導体集積回路装置に使用する誘電体分離基板の製造方法の一例を示す概略工程図である。
【0032】(1)n型の半導体ウエハを準備する。
【0033】(2)半導体ウエハの一方の表面に選択的にシリコン酸化膜を形成し、シリコン酸化膜をマスクにして半導体ウエハをエッチングして半導体ウエハの一方の表面に溝を形成する。エッチングの方法としては、KOHによる異方性エッチングか、ドライエッチングによる異方性エッチングが望ましい。また、シリコン酸化膜をマスクとして燐或いは砒素を半導体ウエハの溝表面にドーピングしてn+ 層を形成する。
【0034】(3)半導体ウエハの一方の表面からシリコン酸化膜を取り除き、溝表面を含む一方の表面全面にシリコン酸化膜を形成する。
【0035】(4)シリコン酸化膜上にポリシリコン層を溝が埋め尽くされる程度に堆積し、それを研磨して平坦化する。
【0036】(5)ポリシリコン層に、表面にシリコン酸化膜を有するシリコン基板をシリコン酸化膜をポリシリコン層側にして張り合わせる。
【0037】(6)半導体ウエハの他方の表面を溝が該表面に露出するまで削る。これによって、本願発明に使用する誘電体分離基板が完成する。
【0038】図14は本発明半導体集積回路装置をワンチップインバータに適用し第12の実施例を示す概略図である。この集積回路は、交流を整流して得た直流を入力電源として、3相の交流出力を発生するインバータ回路で、出力段の6個のパワースイッチング素子101と、それに逆並列に接続された6個のダイオード102と、上アーム側及び下アーム側のパワースイッチング素子を駆動する上アーム駆動回路103及び下アーム駆動回路104と、高電位にある上アーム駆動回路103に低電位より信号を伝えるレベルシフト回路105と、パワースイッチング素子に流れる電流を検出する電流検出回路106と、駆動信号を発生する論理回路107と、ロータ位置検出信号及び外部からの回転数指令信号を受け回転数を制御する回転数制御回路108とから構成されている。
【0039】尚、大電流を扱う場合は、1つの誘電体分離基板にすべてを集積化するのは困難なので、パワースイッチング素子101とそれに逆並列に接続したダイオード102は別の誘電体分離基板に製作するか、あるいは個別素子を使ってもよい。図15は本発明半導体集積回路装置をワンチップインバータに適用し第12の実施例を示す概略図である。本発明に使用する誘電体分離基板では前述のように微細加工が可能である。このため、マイクロプロセッサあるいはディジタルシグナルプロセッサ(DSP:Digital signal processor)、或いはメモリを集積化することができる。この集積回路では、マイクロプロセッサ或いはディジタルシグナルプロセッサ(DSP:Digital signal processor)109が集積化されており、メモリ110であらかじめ設定されたプログラムによりモータを制御する。また、インバータ回路の小型が可能になるので、モータ内に搭載が可能となる。
【0040】図16は図14及び図15に示すワンチップインバータのレイアウトを示した概略図である。第10の実施例で述べたように、高圧の加わるところは一つの半導体島に1個の素子を、低い電圧しか加わらないところは一つの半導体島に複数個の素子を集積化してある。尚図で、斜線部分は一つの半導体島に複数個の素子を集積化したところである。これにより分離領域の小さい複数個の低耐圧の素子を一つの島に集積化できるので集積密度を向上させることができる。
【0041】なお、本発明は能動領域すなわち電流の流れる部分と分離領域を比べた場合分離領域の比率が大いものほど有効である。また、耐圧が大きいものほど素子の分離領域が大きいため本発明は有効である。従って本発明は、上記実施例では、能動領域が大きいIGBTやそれに接続したダイオードを除いた回路部分で特に有効である。例として、耐圧700Vの場合を示すと、従来装置では第1の実施例で述べたように、分離領域が64μm必要であり、第5の実施例で述べたように最小加工寸法が10μmである。本発明では、分離領域を20μmに、また加工寸法を3μmにできる。この結果、約1000個の素子で構成される集積回路の面積を従来の50mm2から20mm2と約1/3程度にすることができた。
【0042】次に、本発明半導体集積回路装置をパッケージに入れる方法を図17を用いて説明する。図17は、パッケージに半導体集積回路装置をマウントした状態の斜視図である。この後、樹脂等の保護膜をかぶせて完成する。放熱板201上に載置された絶縁基板202上に金属層204を介して半導体集積回路装置チップ203がマウントされると共に、複数個のリード端子2051〜2056が配置されている。これらリード端子205を通じて、チップ203と外部回路との電気的接続がなされ、信号のやり取り或いは電力の供給がなされる。チップ203とリード端子205とは、チップ203上で設けた配線パッド206とリード端子205とを金やアルミニウムなどのボンディングワイヤ207によって接続されている。リード端子2051は最も高電位の電源に接続されると共に金属層204に接続されている。これによりチップ203の支持体2(図示せず)は最も高電位に接続され、第1層11(図示せず)内に形成されたpn接合に対し逆バイアスとなる電位が与えられる。このようにパッケージ内で、支持体2が最も高電位のリード端子と電気的に接続されているため、パッケージ外で高電位の電源に接続する必要がない。また、リード端子205は、絶縁基板202によって放熱板201が設けられているため、チップの裏面が高電位になっても放熱板201は低電位に保持され、この放熱板を装置の壁面などに接しても感電の恐れがない。尚、チップ203は、金属層203及び絶縁基板202を介して放熱板201に熱的につながっている。従って、絶縁基板202としては熱抵抗の小さいものが望ましく、特に窒化アルミニウムが望ましい。
【0043】また、以上の実施例においてp型とn型を入れ替えても同様の効果があることは明らかである。また、実施例ではダイオード及びMOSFETについて述べたが、本発明はこれらに限定されることなくpn接合を持つ素子であれば全ての素子に適応できるものである。
【0044】
【発明の効果】島状の複数の第1導電型の第1の半導体層と、前記第1の半導体層内に形成された第2導電型の半導体層と、前記第1の半導体層を取り囲み素子間を絶縁分離する第1の絶縁膜と、支持体となる高濃度の半導体基板と、上記半導体基板上に形成された第2の絶縁膜と、上記第1の絶縁膜と、上記第2の絶縁膜間に形成されたポリシリコン層を持つ誘電体分離基板において、前記第1の半導体層内でアバランシェ降伏が起こる電圧より低い電圧で、前記第2の半導体層の底と前記第1の絶縁膜間の前記第1の半導体層が全て空乏化するように前記第1の半導体層の不純物濃度と、前記第2の半導体層の底と前記第1の絶縁膜間の距離を設定することで、電圧を印加した場合、第1の半導体層内でアバランシェ降伏が起こる電圧より低い電圧で、前記第2の半導体層下の第1の半導体層が全て空乏化し、さらにポリシリコン層まで空乏層が広がる。このため、印加電圧は第1の絶縁膜と、支持体となる高濃度の半導体基板と、上記半導体基板上に形成された第2の絶縁膜と、上記第1の絶縁膜と、上記第2の絶縁膜間に形成されたポリシリコン層に分圧されて加わるため、第1の半導体層に加わる電圧は、印加電圧より低くなる。従って、同じ耐圧では、素子を形成する半導体層を従来より薄くでき、これにより、素子分離領域を小さくでき、集積密度を向上でき、さらに製造が容易になる。また高濃度の半導体基板により、空乏層をその表面で止め、空乏層が基板でつながり素子が互いに干渉するのを防止できる。また電極との接触抵抗を小さくできる。




 

 


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