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発明の名称 電界効果トランジスタおよびそれを用いた増幅回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−151468
公開日 平成6年(1994)5月31日
出願番号 特願平4−299549
出願日 平成4年(1992)11月10日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 谷本 ▲琢▼磨 / 三島 友義 / 工藤 真
要約 目的
相互コンダクタンスが良好な電界効果トランジスタおよびそれを用いた高性能低雑音増幅器を提供する。

構成
InGaAs層をチャネルとし、このInGaAs層のゲート側に接してGaAs層を配置する。或いは、チャネルの基板側にInGaAs及び基板材料よりバンドギャップの大きな材料から成る層を配置する。
特許請求の範囲
【請求項1】基板と、該基板上に形成されたチャネルとして働くInGaAs層と、該InGaAs層上に該InGaAs層に接して形成されたGaAs層と、該GaAs層上に該GaAs層に接して形成された上記InGaAs層よりもバンドギャップが大きい半導体層を有することを特徴とする電界効果トランジスタ。
【請求項2】上記GaAs層上に形成されたゲート電極を有する請求項1記載の電界効果トランジスタ。
【請求項3】上記InGaAs層は、意識的には不純物を含んでいない請求項1又は2に記載の電界効果トランジスタ。
【請求項4】上記InGaAs層は、イオン化不純物を含んでいる請求項1又は2に記載の電界効果トランジスタ。
【請求項5】上記半導体層は上記チャネルと同じ導電型のキャリアを発生するイオン化不純物を含んでいる請求項3又は4に記載の電界効果トランジスタ。
【請求項6】InGaAsよりバンドギャップが大きい材料から成る基板と、該基板上に形成されたチャネルとして働くInGaAs層と、該InGaAs層上に形成されたゲート電極と、上記基板と上記InGaAs層との間に上記InGaAs層に接して形成された、上記基板材料よりバンドギャップが大きい第1の半導体層を有することを特徴とする電界効果トランジスタ。
【請求項7】InGaAsよりバンドギャップが大きい材料から成る基板と、該基板上に形成されたチャネルとして働くInGaAs層と、該InGaAs層上に形成されたゲート電極と、上記基板と上記InGaAs層との間に形成された上記基板材料よりバンドギャップが大きい第1の半導体層と、該第1の半導体層と上記InGaAs層との間に両者に接するように形成された第2の半導体層を有し、該第2の半導体層のバンドギャップは上記第1の半導体層より小さくかつ上記InGaAs層より大きく、かつその厚さは20nm以下であることを特徴とする電界効果トランジスタ。
【請求項8】上記第1の半導体層はAlGaAsである請求項6又は7に記載の電界効果トランジスタ。
【請求項9】上記第1の半導体層のAlGaAs中におけるAlの混晶比は0.3以下である請求項8記載の電界効果トランジスタ。
【請求項10】上記第1の半導体層のAlGaAs中におけるAlの混晶比はその厚さ方向で変化している請求項8記載の電界効果トランジスタ。
【請求項11】上記第1の半導体層は、Al混晶比が上記チャネル層側で大きく上記基板側近づくにつれて小さくなるように変化する領域を有している請求項10記載の電界効果トランジスタ。
【請求項12】上記第1の半導体層は、Al混晶比が上記基板側で大きく上記チャネル層側に近づくにつれて小さくなるように変化する領域を有している請求項10又は11に記載の電界効果トランジスタ。
【請求項13】請求項1乃至12項のいずれか一項に記載の電界効果トランジスタを用いたことを特徴とする増幅回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、電界効果トランジスタ、特にチャネル層にInGaAsを有する電界効果トランジスタおよびそれを用いた低雑音増幅回路に関する。
【0002】
【従来の技術】エピタキシャル成長により作製されるFET(Field Effect Transister;電界効果トランジスタ)のチャネルは、GaAsをチャネル材料としたHEMT(HighElectron Mobility Transister)としては例えば特開平1-94675、より高性能なInGaAsチャネルHEMTとしては、例えば特開昭64-66972、また基板材料として、InPを用いた例として例えば特開平3-50839に記載のように単一の半導体層のみで形成されていた。
【0003】
【発明が解決しようとする課題】通常、ヘテロ接合を利用した素子を作製するとき、MBEやMOCVD等といった原子層単位で膜厚を制御できる成長装置で作製したエピタキシャル基板を用いる。例えばヘテロ接合電界効果トランジスタを作製するとき、GaAs基板上にInGaAsを成長するという工程を含む場合が多い。このInGaAsは成長中に表面にInが抜けていき、その後に成長する半導体材料中に入るという、In原子の表面への拡散が起こりやすいという問題がある。一方、このような結晶を用いた電界効果トランジスタを作製する場合、InGaAs層上にこれよりバンドギャップの大きいAlGaAs層を積層したヘテロ接合構造が用いられることが多い。このとき、上述のようなIn原子の拡散が起こると、AlGaAs中にIn原子が侵入し、界面にInAlGaAsの4元の半導体層が形成される。そのため、AlGaAsとInGaAs間のバンド変化の急峻性が劣化し、InGaAsに比べてキャリアの輸送特性の悪い四元の半導体層中のキャリアの存在確率が大きくなる。その結果、平均的な輸送特性が劣化し相互コンダクタンスが低下する。
【0004】また、相互コンダクタンスはキャリア移動度に比例するため、この領域でキャリア移動度が性能を左右するといえる。キャリア移動度の向上は、移動度低下の原因である散乱源の影響を低減させる、或いは高移動度材料を用いることにより達成される。移動度低下の主たる原因である不純物散乱は、図2のようなHEMT構造、即ちキャリア供給層とチャネルとを空間的に分離することにより向上し、またキャリア供給層とチャネル層間のスペーサ層幅を増すことにより、更に向上する。例えばGaAsチャネルHEMTの場合、スペーサ層幅が20nm以上の時、電子移動度は約8000cm2/Vsと、GaAsの達成可能な最大のものとなる。ところが、スペーサ層幅が大きすぎるとチャネルに生じるキャリア数が減少し、その結果相互コンダクタンスも減少する。通常の場合、スペーサ層幅の最適値は2乃至4nm程度であり、この時の電子移動度は約5000cm2/Vsであった。また、高移動度材料としてInGaAsが用いられてきたが、この材料はGaAsよりも格子定数が大きく、層厚が大きくなるとチャネルに転位が生じてしまうため、高移動度材料としての特性を有効に利用できなかった。
【0005】また、電界効果トランジスタの高性能化を図る上で、ゲート長等のサイズの縮小、所謂スケーリングが有効である。ところが、スケーリングを進めるにつれ、短チャネル効果が起こり、相互コンダクタンスが低下する。この短チャネル効果はゲート−チャネル間距離に対するゲート長の比、所謂アスペクト比が小さくなるほど起こりやすくなる。従って、ゲート長のスケーリングに伴い、ゲート−チャネル間距離のスケーリング、所謂薄層化をする必要がある。ところが、結晶成長上の制約や制御性、作製した素子のバラツキの低減のためにも、極端な薄層化は進められないという問題があった。
【0006】また、セルラー、コードレス電話などの移動体通信端末において、小型化、低消費電力化に対する要求が大きくなってきている。このため、FET等のデバイスにおいても、低電流動作が要求される。ところが、低電流動作時には一般に相互コンダクタンスが著しく低下し、雑音特性の指標である雑音指数は増大する。
【0007】本発明の第1の目的は、相互コンダクタンスが良好な電界効果トランジスタを提供することにある。第2の目的は高性能低雑音増幅器を提供することにある。
【0008】
【課題を解決するための手段】上記第1の目的は、基板上に形成されたチャネルとして働くInGaAs層の上に、この層に接してGaAs層を形成し、さらにGaAs層上にこの層に接してInGaAs層よりもバンドギャップが大きい半導体層を形成することによって達成できる。
【0009】また、基板としてInGaAsよりバンドギャップが大きい材料を用い、チャネルとして働くInGaAs層と基板との間に、基板材料よりバンドギャップが大きい半導体層をInGaAs層に接して形成することによっても達成できる。
【0010】また、基板としてInGaAsよりバンドギャップが大きい材料を用い、チャネルとして働くInGaAs層と基板との間に、基板材料よりバンドギャップが大きい第1の半導体層を形成し、さらに第1の半導体層とInGaAs層との間に、バンドギャップが第1の半導体層より小さくかつInGaAs層より大きく、かつその厚さが20nm以下である第2の半導体層を両者に接するように形成することによっても達成できる。
【0011】上記第2の目的は、このようなFETを用いて回路を構築することにより達成できる。
【0012】
【作用】まず、GaAs層配置の作用を説明する。In原子は表面拡散を起こしやすいが、拡散する割合は結晶成長時の基板温度にもよるが、通常、表面に存在するIn原子の約60%が一原子層成長する間に表面に拡散される。残りの40%は結晶中に取り込まれて安定となる。従って、In分子線の供給を停止したあとのn層目のIn組成比と停止直前での表面のIn組成との間に、次の関係があることがわかる。
【0013】
【数1】

【0014】例えば、InGaAs層成長後に2nm程度のGaAs層を成長したとき、nは7となり、成長直前の3%程度の組成比となる。この程度の量であれば、その後の成長層、例えばAlGaAs層などに混入するIn原子の影響は非常に小さい。
【0015】図6に、従来のHEMTのゲート電極下におけるバンド構造と電子密度分布の模式図を示す。通常利用されている電流領域では、電子密度分布は図6のようにチャネルの中央部で大きくなっている。キャリア供給層7へ拡がった電子は、チャネルを移動する電子よりも散乱を受けやすく、チャネル全体の移動度の低下をまねく。更に、計算に取り入れていない不純物の拡散等の影響からも、スペーサ層側への電子分布は好ましくない。更に、基板側へ滲み出す電子は、ゲートに印加する電圧の大きさに従って変化する。このことはゲート電圧に関する相互コンダクタンスの変化が多次関数的に変化することを意味し、増幅器等に利用したとき出力歪が大きくなる。
【0016】短チャネル効果は、チャネル層内で起こるものとチャネル層よりも基板側の層、即ちバッファ層に起因するものがある。このうち、後者はチャネルと反対側の導電性を持つ不純物を混入することによっても解決できるが、これはチャネルの輸送特性を劣化させるなどの問題があり、あまり有効でない。バッファ層の影響を見るために、図3のようなモデル素子について、計算機シミュレーションを行なった結果を図4に示す。ゲートに印加する電圧を敷居電圧に近づけるにつれてチャネルに集中していた電子は、より基板側へとその重心を移動する。このキャリアが、敷居電圧近傍でのリーク電流となり、より短チャネル効果を起こりやすくさせる。これを避けるには、バッファ層はチャネルの輸送特性を劣化させない程度の、バンドギャップの大きな物質を配置することが有効となる。また、その半導体層の厚さも薄すぎるとそのバッファ層よりも基板側でリークが起こるので、ある程度の厚さにする必要がある。この厚さは、結晶性と用途との兼ね合いで決定されるものであるが、100nm程度以上ある方が望ましい。
【0017】以上の説明から明らかなように、本発明の電界効果トランジスタを利用した増幅回路やミキサは低雑音、高利得となり、また出力歪は小さくなる。
【0018】
【実施例】以下に本発明の一実施例を図面を用いて具体的に説明する。以降、材料の記述としてAlGaAsはGaAs中のGa原子のうちの一部をAlで置換したもの、InGaAsはGaAs中のGa原子のうちの一部をInで置換したものを意味する。
【0019】〔実施例1〕図1に、本発明の一実施例の断面図を示す。まず半絶縁性GaAs基板1上に、MBE(分子線エピタキシー)装置により、アンドープGaAs(厚さ:500nm)2、アンドープAlGaAsバッファ層(Al組成0.15,厚さ:200nm)3、アンドープInGaAsチャネル層(In組成0.25,8nm)4、アンドープGaAs層(厚さを変化させる)5、アンドープAlGaAsスペーサ層(Al組成0.25,2nm)6、n−AlGaAsキャリア供給層(Al組成0.25,15nm,Si濃度:3×1018/cm3)7、アンドープAlGaAs層(Al組成0.25,15nm,Si濃度:0.5×1018/cm3)8を成長させ、最後にn−GaAsキャップ層(Si濃度:5×1019/cm3,160nm)9を堆積させる。
【0020】メサエッチにより素子間分離を行なったあと、SiO2膜を蒸着し、通常のホトリソグラフィープロセスにより、ソース電極21及びドレイン電極22のための孔を形成する。この孔の表面のSiO2膜をドライエッチにより削り、n−GaAsキャップ層9を40nm程度ウエットエッチにより孔あけする。さらにSiO2膜をウエットエッチによりサイドエッチさせて、リフトオフしやすい形状にする。この上にAuZn/Mo/Auを蒸着し、窒素雰囲気中で熱処理(400℃,5分)を行なう。さらに、EB(電子線)描画法を用いて、ゲートパターンを形成する。次に、ウエットエッチと選択性ドライエッチにより制御性よくアンドープAlGaAs層8の手前までエッチング除去した。さらにAlを蒸着した後リフトオフすることにより、ゲート長0.1μm、ゲート幅200μmのゲート電極23を形成した。このようにして、図13に示した構造のFETを実現した。また、ゲート電極蒸着前に同時に形成したホール測定パターンにより、ホール測定も行なった。
【0021】図9に、ホール測定の結果を示す。層5の厚さが薄いときは電子移動度が低い。これは上述のようにIn原子がAlGaAs層中に混入することによって起こることである。また、シートキャリア濃度は図のようなピークを持つ。層5が薄いときに起こる減少は、In原子の拡散によりキャリア供給層とチャネルとの間の実効的なバンドギャップの減少に起因し、厚いことによる減少は、チャネルにおける電子密度の重心がキャリア供給層から離れることによる電界の低下に起因する。
【0022】図10に、層5の厚さに対するドレイン電流10mA時の相互コンダクタンスを示す。ホール測定の結果を反映して層5の厚さが2〜5nmの領域において良好な結果が得られた。
【0023】なお、製造工程におけるエピタキシャル結晶成長に際しては、ここで示したMBEのかわりに原子層単位で成長を制御できる装置、例えばMOCVD等を用いても同様の結果が得られる。また、キャップ層9は、GaAsに限らず、オーミック接触のとりやすい物質、例えばInGaAs等を用いてもよい。またゲート直下のアンドープAlGaAs層8は、耐圧を小さくしない程度に、1×1018/cm2以下のn−AlGaAsを用いてもよい。バッファ層3は無くても良いが、ドレイン電流が小さな領域での動作では相互コンダクタンスに影響を与え、また短チャネル効果が顕著になる。また、Al組成が小さすぎると、ピンチオフ特性が悪化し、大きすぎると結晶性が悪化するため、通常の場合、Al組成0.2〜0.5、厚さとして5nm〜100nmの範囲では良好な結果を示す。
【0024】本実施例では、AlGaAs層のAl組成として0.25を用いたが、0.15から0.4程度の値を用いても同様な結果が得られる。またチャネル層にはIn組成0.25のInGaAsを用いたが、0.2から0.6程度のIn組成で、転位が入らない程度の厚さにしてもよい。材料もInGaAsに限らず、拡散が大きな材料に対し、拡散を吸収するような材料、例えばInGaAs/InAlAs系でInGaAs上にGaAs層を積層させることも有効である。また、基板材料もGaAsに限らず、InPなどを用いてもよい。
【0025】本実施例では、Nチャネル電界効果トランジスタの例を示したが、Pチャネルでも良好な結果が得られる。この場合、本実施例のNドープ層をPドープ層にすることにより達成される。
【0026】また、本実施例はHEMTについて述べたが、他のヘテロ接合素子、即ちMESFET等に適用しても良好な結果が得られることは云うまでもない。
【0027】〔実施例2〕図11に、本発明の一実施例を示す電界効果トランジスタの計算機シミュレーション結果を示す。計算結果は実施例1において層5の厚さを0としたもののみを示す。図4との対比からもわかるように、バッファ層内での電子密度は一桁以上小さい。これから、バッファ層にバンドギャップの大きな材料を利用することがリーク電流の減少に有効であることがわかる。
【0028】図12に、本発明の一実施例を示す短チャネル効果の測定例を示す。本実施例では、実施例1において層5の厚さを0としており、かつアンドープAlGaAs層2とアンドープInGaAs層4との間にアンドープGaAs層13を挿入し、この層13の厚さを変数にとっている。長ゲート(どの厚さでもゲート長が0.5μm程度以上では敷居電圧は一定で、長ゲートと見做された)における敷居電圧と、ゲート長0.2μm(曲線201)、0.1μm(曲線202)との差を示している。ここで、曲線203は曲線202とほぼ同じ構造であり、バッファ層3の厚さが20nmと薄くなっている点のみが異なる。何れの条件でも、敷居電圧のシフトはGaAsバリア層13の厚さが厚くなると短チャネル効果が大きくなっていることがわかる。また、バリア層もあまり薄いと短チャネル効果抑制能力が小さくなることがわかる。
【0029】尚、本実施例では、AlGaAsバッファ層3の組成は一定としたが、特に一定にする必要はなく、層内で連続的、或いは断続的に変化しても良い。この時、チャネル近傍でバンドギャップが大きくなるような分布にすると、チャネルの結晶性を劣化させることなく電子のチャネルへの閉じ込め効果を向上させることができ、また基板側でバンドギャップが大きくなるような分布にすると、チャネルの輸送特性を劣化させることなく短チャネル効果を有効に抑制することができる。もちろん、この両者を組み合わせることにより、より大きな効果があることは云うまでもない。
【0030】また、本実施例では層5の厚さを0としたが、実施例1のように2〜5nmとすることにより、Inの拡散を抑制できることも云うまでもない。
【0031】〔実施例3〕図13に、本発明の一実施例の断面図を示す。まず半絶縁性GaAs基板1上に、MBE(分子線エピタキシー)装置により、アンドープGaAs(厚さ:200nm)2、アンドープAlGaAs/アンドープGaAs超格子層(厚さ:3/50nm×5)14、アンドープAlGaAsバッファ層(Al組成0.3,厚さ:20nm)3、チャネル層(アンドープGaAs(厚さ:2nm)13、アンドープInGaAs(In組成0.4,4nm)4、アンドープGaAs(厚さ:2nm)5)、アンドープAlGaAsスペーサ層(Al組成0.3,2nm)6、n−AlGaAsキャリア供給層(Al組成0.3,15nm,Si濃度:3×1018/cm3)7、アンドープAlGaAs層(Al組成0.3,15nm)8を成長させ、最後にn−GaAsキャップ層(Si濃度:7×1019/cm3,160nm)9を堆積させる。
【0032】メサエッチにより素子間分離を行なったあと、SiO2膜を蒸着し、通常のホトリソグラフィープロセスにより、ソース電極21及びドレイン電極22のための孔を形成する。この孔の表面のSiO2膜をドライエッチにより削り、n−GaAsキャップ層9を40nm程度ウエットエッチにより孔あけする。さらにSiO2膜をウエットエッチによりサイドエッチさせて、リフトオフしやすい形状にする。この上にAuZn/Mo/Auを蒸着し、窒素雰囲気中で熱処理(400℃,5分)を行なう。さらに、EB(電子線)描画法を用いて、ゲートパターンを形成する。次に、ウエットエッチと選択性ドライエッチにより制御性よくアンドープAlGaAs層8の手前までエッチング除去した。さらにAlを蒸着した後リフトオフすることにより、ゲート長0.1μm、ゲート幅200μmのゲート電極23を形成した。このようにして、図13に示した構造のFETを実現した。
【0033】本実施例による装置は、耐圧:6V、ソース抵抗R:0.6Ωmm、ドレイン電流2mA時における相互コンダクタンスg:175mS/mm、12GHzにおける雑音指数NF=0.4と高性能を示した。
【0034】なお、製造工程におけるエピタキシャル結晶成長に際しては、ここで示したMBEのかわりに原子層単位で成長を制御できる装置、例えばMOCVD等を用いても同様の結果が得られる。また、キャップ層9は、GaAsに限らず、オーミック接触のとりやすい物質、例えばInGaAs等を用いてもよい。またゲート直下のアンドープAlGaAs層8は、耐圧を小さくしない程度に、1×1018/cm2以下のn−AlGaAsを用いてもよい。バッファ層3は無くても良いが、ドレイン電流が小さな領域での動作では相互コンダクタンスに影響を与え、また短チャネル効果が顕著になる。また、Al組成が小さすぎると、ピンチオフ特性が悪化し、大きすぎると結晶性が悪化するため、通常の場合、Al組成0.2〜0.5、厚さとして5nm〜100nmの範囲では良好な結果を示す。
【0035】本実施例では、AlGaAs層のAl組成として0.3を用いたが、0.15から0.4程度の値を用いても同様な結果が得られる。またチャネル層にはIn組成0.4のInGaAsを用いたが、0.2から0.6程度のIn組成で、転位が入らない程度の厚さにしてもよく、層13及び5も層4よりもIn組成の小さなInGaAsにしてもよく、この2つの半導体層の材料を異なるものにしても良い。更に、チャネル層は3層構造に限らず、In組成が段階的に変化するような構造や、一原子層ごとに材料の異のなる超格子構造にしても良い。材料もInGaAsに限らず、GaAsSbを用いてもよく、また層構造もGaAs/AlGaAsに限らず、例えばInGaAs/InAlAsやInAs/(Al,Ga)(Sb,As)のような材料の組み合わせのとき同様な結果が得られる。また、基板材料もGaAsに限らず、InPなどを用いてもよい。
【0036】本実施例では、Nチャネル電界効果トランジスタの例を示したが、Pチャネルでも良好な結果が得られる。この場合、本実施例のNドープ層をPドープ層にすることにより達成される。
【0037】また、本実施例はHEMTについて述べたが、他のヘテロ接合素子、即ちMESFET等に適用しても良好な結果が得られることは云うまでもない。
【0038】〔実施例4〕図14に、本発明の一実施例の断面図を示す。まず半絶縁性InP基板1上に、MBE(分子線エピタキシー)装置により、アンドープInGaAs(In組成0.5,厚さ:200nm)2、アンドープInAlAsバッファ層(In組成0.5,厚さ:20nm)3、チャネル層(アンドープInGaAs(In組成0.3,厚さ:2nm)13、アンドープInGaAs(In組成0.7,4nm)4、アンドープInGaAs(In組成0.3,厚さ:2nm)5)、アンドープInAlAsスペーサ層(In組成0.5,2nm)6、n−InAlAsキャリア供給層(In組成0.5,10nm,Si濃度:5×1018/cm3)7、アンドープInAlAs層(In組成0.5,15nm)8を成長させ、最後にn−InGaAsキャップ層(Si濃度:7×1019/cm3,160nm)9を堆積させる。
【0039】メサエッチにより素子間分離を行なったあと、SiO2膜を蒸着し、通常のホトリソグラフィープロセスにより、ソース電極21及びドレイン電極22のための孔を形成する。この孔の表面のSiO2膜をドライエッチにより削り、n−InGaAsキャップ層9を40nm程度ウエットエッチにより孔あけする。さらにSiO2膜をウエットエッチによりサイドエッチさせて、リフトオフしやすい形状にする。この上にAuZn/Mo/Auを蒸着し、窒素雰囲気中で熱処理(380℃,5分)を行なう。さらに、EB(電子線)描画法を用いて、ゲートパターンを形成する。次に、ウエットエッチと選択性ドライエッチにより制御性よくアンドープAlGaAs層8の手前までエッチング除去した。さらにAlを蒸着した後リフトオフすることにより、ゲート長0.1μm、ゲート幅200μmのゲート電極13を形成した。このようにして、図6に示した構造のFETを実現した。
【0040】本実施例による装置は、耐圧:6V、R=0.5Ωmm、g=203mS/mm、NF=0.35dBと高性能を示した。
【0041】なお、製造工程におけるエピタキシャル結晶成長に際しては、ここで示したMBEのかわりに原子層単位で成長を制御できる装置、例えばMOCVD等を用いても同様の結果が得られる。またゲート直下のアンドープInAlAs層8は、耐圧を小さくしない程度に、1×1018/cm2以下のn−InAlAsを用いてもよい。バッファ層3は無くても良いが、ドレイン電流が小さな領域での動作では相互コンダクタンスに影響を与える。また、Al組成が小さすぎると、ピンチオフ特性が悪化し、大きすぎると結晶性が悪化するため、通常の場合、InAlGaAsとして、Al組成0.2〜0.5、厚さとして5nm〜100nmの範囲では良好な結果を示す。
【0042】本実施例では、キャリア供給層としてInAlAs層を用いたが、Ga組成が0.3以下のInAlGaAsを用いても同様な結果が得られる。またチャネル層にはIn組成0.7のInGaAsを用いたが、0.5から1.0程度のIn組成で、転位が入らない程度の厚さにしてもよく、層13及び5も層4よりもIn組成の小さなInGaAsにしてもよく、この2つの半導体層の材料を異なるものにしても良い。更に、チャネル層は3層構造に限らず、In組成が段階的に変化するような構造や、一原子層ごとに材料の異のなる超格子構造にしても良い。材料もInGaAsに限らず、GaAsSbを用いてもよく、また層構造もInGaAs/InAlAsに限らず、例えばInGaAs/InAlAs/InAlGaAsやInGaAs/(In,Al,Ga)(Sb,As)のような材料の組み合わせのとき同様な結果が得られる。
【0043】図7に、本実施例の構造のFETのゲート電極下におけるバンド構造と電子密度分布を示す。図は、チャネルの中央部分(層4)に移動度が大きく、バンドギャップの小さな材料を用いたものである。キャリアの大部分は移動度が大きな層4中に分布し、残りの電子のうちの大部分は、層13及び5に分布しており、キャリア供給層に滲み出す電子は均一チャネルの場合よりも著しく少ない。図8に本発明の一実施例を示す電界効果トランジスタの相互コンダクタンスのチャネル厚さ依存性を示す。この時のデバイスは、ゲート長0.1μm、ゲート幅200μmであり、ソース−ドレイン間電圧は2V、ドレイン電流2mA動作時を示している。チャネル厚さが大きくなると、相互コンダクタンスは低下するが、特にゲート厚さ20nmで低下が著しい。これは、観測される移動度の増加に必要な条件が、図7のような電子分布が得られること、即ちチャネルが量子井戸とみなせ、かつ電子分布の重心がチャネルの中心近傍に来ることに起因する。チャネルの厚さが20nmの時、チャネルに生ずる量子準位のうち、基底準位と第一励起準位との間のエネルギー差は約60meVとなる。これは、2mA動作時のゲート電圧におけるチャネルの電子分布が上記電子分布の条件を満たす最小のエネルギー差であることを意味し、このためにはチャネルの厚さは20nm以下である必要があることがわかる。また、電子が量子井戸の基底準位のみを占めるとき、チャネルの中心から端までの領域のうち50%の中に存在する電子数はチャネル全体の電子の約90%となる。これよりも狭い領域では電子数が著しく減少し、超格子チャネルの効果が薄れる。従って、中心の半導体層厚はチャネル層厚の50%以上である時に、特に効果が顕著である。また、層5の厚さが厚くなるにつれてキャリア供給層との間の電界強度が小さくなり、チャネルに溜る二次元電子ガスの濃度が小さくなる。通常用いられているような、キャリア供給層とチャネルとの間のスペーサ層幅が2nmの時、層4としてIn組成0.3のInGaAs、層13としてGaAsを用いたとき、層13の厚さが5nm以下では二次元電子ガス濃度の最大値は2.2×1012/cm2となる。これ以上層5が厚くなると二次元電子ガス濃度の最大値が激減し、ソース抵抗が増大し、その結果、相互コンダクタンスが低下する。従って層5の厚さは5nm以下の時、効果が顕著である。このような条件を満たすとき、観測される電子移動度は大きくなり、相互コンダクタンスも大きくなる。加えてゲート電圧の変化に対する電子分布の重心の変化も小さい。
【0044】また、本実施例はHEMTについて述べたが、他のヘテロ接合素子、即ちMESFET等に適用しても良好な結果が得られることは云うまでもない。
【0045】〔実施例5〕図15に本発明の一実施例の回路図を示す。実施例1,3或いは実施例4記載のFETを半導体基板上に形成するが、その時図15のようにストリップ線路やコンデンサを用いたマッチング回路を同一基板上に形成する。こうして得られた低雑音増幅器は、FET1のドレイン電圧106及びFET2のドレイン電圧107は2.5V、初段のFET1のドレイン電流が6mA、次段のFET2のドレイン電流が10mAという条件で、12GHzにおいて最小雑音指数1.0dB、その時の利得が18.5という良好な性能が得られた。
【0046】尚、今回の実施例では二段増幅器の例を示したが、一段増幅器でも良好な結果が得られる。また、マッチング回路が同一基板上にある、所謂モノリシックICの例を示したが、多少性能は落ちるが製作の容易なハイブリッドIC、即ちマッチング回路が同一基板上にないものでも良好な結果が得られる。
【0047】今回の実施例では12GHz帯の低雑音増幅器についてのみを記載したが、マッチング回路の変更で他の周波数帯でも良好な特性が得られた。また、このFETを、ミキサなど、他の回路に利用しても良好な特性が得られる。
【0048】
【発明の効果】本発明によれば、高い相互コンダクタンスにより性能の向上が図れる電界効果トランジスタが得られ、低雑音増幅器等に適用したとき、大きな効果が得られる。




 

 


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