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発明の名称 半導体ウエーハの形成方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−151303
公開日 平成6年(1994)5月31日
出願番号 特願平4−301114
出願日 平成4年(1992)11月11日
代理人 【弁理士】
【氏名又は名称】秋田 収喜
発明者 加藤 照男
要約 目的
SOI構造を採用する半導体ウエーハの活性層5を1〔μm〕以下の膜厚で形成し、しかも均一な膜厚で形成する。

構成
SOI構造を採用する半導体ウエーハの形成方法において、半導体基板(第1半導体基板)1の主面部にイオン打込み法で不純物3Aを導入し、この半導体基板1に比べて高不純物濃度の半導体層3を形成する工程と、半導体基板(第2半導体基板)2の主面上に絶縁膜2Aを介在して前記半導体基板1の主面側を貼り合わせる工程と、前記半導体層3をエッチングマスクとして使用し、前記半導体基板1の主面と対向する裏面に選択エッチングを施して前記半導体層3上の半導体基板1を選択的に除去する工程と、前記半導体層3の表面上に気相エピタキシャル成長法でエピタキシャル層4を成長させ、このエピタキシャル層4と前記半導体層3とで活性層5を形成する工程とを備える。前記不純物3Aはボロン(B)を使用し、前記選択エッチングはアミン類又はヒドラジン類を主成分とするエッチング液を使用する。
特許請求の範囲
【請求項1】 下記の工程(イ)乃至(ニ)を備えたことを特徴とするSOI構造を採用する半導体ウエーハの形成方法。
(イ)第1半導体基板の主面部にイオン打込み法で不純物を導入し、この第1半導体基板に比べて高不純物濃度の半導体層を形成する工程、(ロ)第2半導体基板の主面上に絶縁膜を介在して前記第1半導体基板の主面側を貼り合わせて接合する工程、(ハ)前記半導体層をエッチングマスクとして使用し、前記第1半導体基板の主面と対向する裏面に選択エッチングを施して前記半導体層上の第1半導体基板を選択的に除去する工程、(ニ)前記半導体層の表面上に気相エピタキシャル成長法でエピタキシャル層を成長させ、このエピタキシャル層と前記半導体層とで活性層を形成する工程。
【請求項2】 前記不純物はボロン(B)を使用し、前記選択エッチングはアミン類又はヒドラジン類を主成分とするエッチング液を使用することを特徴とする請求項1に記載のSOI構造を採用する半導体ウエーハの形成方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体ウエーハに関し、特に、SOI(ilicon n nsulator)構造を採用する半導体ウエーハに適用して有効な技術に関するものである。
【0002】
【従来の技術】DRAM(ynamic andom ccess emory)、SRAM(tatic andomccess emory)、論理LSI等の半導体集積回路装置の基板として使用される半導体ウエーハとして、例えばSOI構造を採用する半導体ウエーハがある。この種の半導体ウエーハは、SIMOX(eparation by Implantation of Oxygen)法、溶融再結晶化法、2枚の珪素基板を絶縁膜を介在して高温で結合する貼り合わせ法等の技術で形成される。
【0003】本発明者が開発中のSOI構造を採用する半導体ウエーハは貼り合わ法で形成される。このSOI構造の半導体ウエーハは、支持基板となる第2珪素基板の主面上に絶縁膜を介在して第1珪素基板の主面側を貼り合わせて接合した後、前記第1珪素基板の主面と対向する裏面を機械的な平面研削処理及び化学的なエッチング処理を併用したケミカル・メカニカルポリッシング技術で除去し、第2珪素基板の主面上に絶縁膜を介在して第1珪素基板からなる活性層を形成している。この活性層には、デバイスプロセスにおいて、半導体集積回路装置を構成するバイポーラトランジスタ、MOSFET等の半導体素子が形成される。
【0004】
【発明が解決しようとする課題】前記SOI構造を採用する半導体ウエーハの活性層は、半導体集積回路装置の高集積化、高速化等に伴い膜厚が薄くなる傾向にある。しかしながら、前記貼り合わせ法で形成されるSOI構造の半導体ウエーハにおいて、機械的な平面研削処理及び化学的なエッチング処理を併用したケミカル・メカニカルポリッシング技術では、活性層を2〔μm〕以下の膜厚で形成するのは困難であり、仮に活性層の膜厚を2〔μm〕以下で形成できたとしても、活性層の膜厚に20〜30%のバラツキが生じる。
【0005】本発明の目的は、SOI構造を採用する半導体ウエーハの活性層を1〔μm〕以下の膜厚で形成し、しかも均一な膜厚で形成することが可能な技術を提供することにある。
【0006】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0007】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0008】(1)第1半導体基板の主面部にイオン打込み法で不純物を導入し、この第1半導体基板に比べて高不純物濃度の半導体層を形成する工程と、第2半導体基板の主面上に絶縁膜を介在して前記第1半導体基板の主面側を貼り合わせて接合する工程と、前記半導体層をエッチングマスクとして使用し、前記第1半導体基板の主面と対向する裏面に選択エッチングを施して前記半導体層上の第1半導体基板を選択的に除去する工程と、前記半導体層の表面上に気相エピタキシャル成長法でエピタキシャル層を成長させ、このエピタキシャル層と前記半導体層とで活性層を形成する工程。
【0009】(2)前記不純物はボロン(B)を使用し、前記選択エッチングはアミン類又はヒドラジン類を主成分とするエッチング液を使用する。
【0010】
【作用】上述した手段によれば、第1半導体基板の主面部にイオン打込み法で不純物を浅く導入し、半導体層の膜厚を薄く形成すると共に、前記半導体層の表面上に気相エピタキシャル成長法でエピタキシャル層を薄くかつ均一な膜厚で形成することができるので、第2半導体基板の主面上に絶縁膜を介在して前記エピタキシャル層及び半導体層で形成される活性層を1〔μm〕の膜厚で形成でき、しかも均一な膜厚で形成できる。
【0011】以下、本発明の構成について、SOI構造を有する半導体ウエーハに本発明を適用した一実施例とともに説明する。
【0012】なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0013】
【実施例】本発明の一実施例であるSOI構造を採用する半導体ウエーハの概略構成を図1(要部断面図)及び図2(不純物濃度プロファイル)に示す。
【0014】図1及び図2に示すように、本実施例の半導体ウエーハは、例えば単結晶珪素からなるp-型半導体基板2の主面上に絶縁膜2Aを介在して活性層5が形成された所謂SOI構造で構成される。
【0015】前記p-型半導体基板2は支持基板として使用され、例えば1014〜1015〔atoms/cm3〕程度の不純物濃度で構成される。前記活性層5は、例えばp+型半導体層3及びp型エピタキシャル層4で構成される。p+型半導体層3は、例えば200〔nm〕程度の膜厚で形成され、1018〜1019〔atoms/cm3〕程度の不純物濃度で構成される。p型エピタキシャル層4は、例えば600〔nm〕程度の膜厚で形成され、1015〜1016〔atoms/cm3〕程度の不純物濃度で構成される。つまり、活性層5は800〔nm〕程度の膜厚で形成される。なお、前記p型エピタキシャル層4のp+型半導体層3側は、成長時にp+型半導体層3の不純物がオートドープされ、表面側に比ベて高い不純物濃度で構成される。
【0016】次に、前記半導体ウエーハの形成方法について、図3乃至図8(各製造工程毎に示す断面図)を用いて簡単に説明する。
【0017】まず、単結晶珪素からなるp-型半導体基板(第1半導体基板)1及びp-型半導体基板(第2半導体基板)2を用意する。p-型半導体基板1は、活性層5を形成するためのベース基板として使用され、例えば1014〜1015〔atoms/cm3〕程度の不純物濃度で構成される。
【0018】次に、前記p-型半導体基板1、p-型半導体基板2の夫々に熱酸化処理を施し、図3に示すように、p-型半導体基板1の主面上及びそれと対向する裏面上に酸化珪素膜で形成された絶縁膜1Aを形成すると共に、図4に示すように、p-型半導体基板2の主面上及びそれと対向する裏面上に酸化珪素膜で形成された絶縁膜2Aを形成する。絶縁膜1Aは例えば20〔nm〕程度の膜厚で形成され、絶縁膜2Aは例えば500〔nm〕程度の膜厚で形成される。
【0019】次に、前記p-型半導体基板1において、図5に示すように、p-型半導体基板1の主面部にイオン打込み法で例えばp型不純物3Aを導入し、このp-型半導体基板1に比べて高い不純物濃度のp+型半導体層3を形成する。このp+型半導体層3は、例えば1018〜1019〔atoms/cm3〕程度の不純物濃度で構成され、p-型半導体基板1の主面から深さ方向に向って約0.1〔μm〕程度の位置にピーク値を有する。p型不純物3Aとしては例えばボロン(B)が使用される。イオン打込み法は、p型不純物3Aの導入深さ(p-型半導体基板1の主面から深さ方向に向った距離)を浅く制御することができるので、p+型半導体層3の膜厚を薄くすることができる。
【0020】次に、前記p-型半導体基板1において、p-型半導体基板1の絶縁膜1Aを除去する。
【0021】次に、図6に示すように、前記p-型半導体基板2の主面上に絶縁膜2Aを介在して前記p-型半導体基板1の主面側(p+型半導体層3側)を貼り合わせて接合する。この貼り合わせ工程は、N2 中で約1000℃程度の熱処理を数時間施すことにより行われる。
【0022】次に、前記p-型半導体基板1の主面と対向する裏面からその深さ方向に向って機械的に平面研削処理を施し、図7に示すように、p+型半導体層3上のp-型半導体基板1の厚さを数〔μm〕に加工する。
【0023】次に、前記p+型半導体層3をエッチングマスクとして使用し、前記p-型半導体基板1の裏面に選択エッチングを施し、図8に示すように、前記p+型半導体層3上のp-型半導体基板1を選択的に除去する。選択エッチングは、ボロン(B)が導入されたp+型半導体層3に対して選択性を有するヒドラジン類を主成分とするエッチング液を使用する。このエッチング液としては、例えば水加ヒドラジン(N24・H2O)と2プロパノール((CH3)2CHOH)とからなる。つまり、p+型半導体層3はエッチングストッパとして使用される。なお、選択エッチングは、ボロン(B)に対して選択性を有するアミン類(例えば、エチレンジアミン・N24)を主成分とするエッチング液を使用してもよい。これにより、p-型半導体基板2の主面上に絶縁膜2Aを介在してp+型半導体層3が形成される。
【0024】次に、前記p+型半導体層3の表面上に気相エピタキシャル成長法でp型エピタキシャル層4を成長させる。この気相エピタキシャル成長法は以下の条件で行われる。
原料ガス :ジクロルシラン(SiCl22)不純物の導入濃度:ボロン(B),1×1015〔atoms/cm3
成長圧力 :常圧成長温度 :約1100〔℃〕
成長速度 :0.15〔μm/min〕
成長時間 :4〔min〕
つまり、p型エピタキシャル層4は約0.6〔μm〕程度の膜厚で形成される。前記気相エピタキシャル成長法は、p型エピタキシャル層4の膜厚を薄くかつ均一に形成することができる。これにより、図1に示すように、p-型半導体基板2の主面上に絶縁膜2Aを介在してp+型半導体層3及びp型エピタキシャル層4で形成された約0.8〔μm〕程度の膜厚の活性層5を有するSOI構造の半導体ウエーハがほぼ完成する。なお、p型エピタキシャル層4には、成長時において、p+型半導体層3からp型不純物3Aがオートドープされる。
【0025】このように、SOI構造を採用する半導体ウエーハの形成方法において、p-型半導体基板(第1半導体基板)1の主面部にイオン打込み法でp型不純物3Aを導入し、このp-型半導体基板1に比べて高不純物濃度のp+型半導体層3を形成する工程と、p-型半導体基板(第2半導体基板)2の主面上に絶縁膜2Aを介在して前記p-型半導体基板1の主面側(p+型半導体層3側)を貼り合わせて接合する工程と、前記p+型半導体層3をエッチングマスクとして使用し、前記p-型半導体基板1の主面と対向する裏面に選択エッチングを施して前記p+型半導体層3上のp-型半導体基板1を選択的に除去する工程と、前記p+型半導体層3の表面上に気相エピタキシャル成長法でp型エピタキシャル層4を成長させ、このp型エピタキシャル層4と前記p+型半導体層3とで活性層5を形成する工程とを備える。前記p型不純物3Aはボロン(B)を使用し、前記選択エッチングはアミン類又はヒドラジン類を主成分とするエッチング液を使用する。これにより、p-型半導体基板1の主面部にイオン打込み法でp型不純物3Aを浅く導入し、p+型半導体層3の膜厚を薄く形成すると共に、このp+型半導体層3の表面上に気相エピタキシャル成長法でp型エピタキシャル層4を薄くかつ均一な膜厚で形成することができるので、p-型半導体基板2の主面上に絶縁膜2Aを介在して前記p型エピタキシャル層4及びp+型半導体層3で形成される活性層5を1〔μm〕以下の膜厚で形成でき、しかも均一な膜厚で形成できる。
【0026】以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0027】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0028】SOI構造を採用する半導体ウエーハの活性層を1〔μm〕以下の膜厚で形成でき、しかも均一な膜厚で形成できる。




 

 


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