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半導体集積回路装置と情報処理システム - 株式会社日立製作所
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発明の名称 半導体集積回路装置と情報処理システム
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−140913
公開日 平成6年(1994)5月20日
出願番号 特願平4−310902
出願日 平成4年(1992)10月26日
代理人 【弁理士】
【氏名又は名称】徳若 光政
発明者 高橋 敏郎 / 小出 一夫
要約 目的
静電耐圧を維持しつつ、高速データ転送を実現した半導体集積回路装置と情報処理システムを提供する。

構成
オープンドレイン構成の出力MOSFETとインピーダンス素子により終端されたバス配線が接続される出力端子との間にショッキーダイオードのような寄生容量値が小さくされた一方向性素子を挿入し、情報処理のためのデータ転送を行う。
特許請求の範囲
【請求項1】 出力MOSFETと、インピーダンス素子により終端されたバス配線が接続される出力端子と、この出力端子側からみた寄生容量値が小さくされ、上記出力MOSFETにより形成された出力信号を上記外部端子に伝える一方向性素子とを備えてなることを特徴とする半導体集積回路装置。
【請求項2】 上記一方向性素子はショットキーダイオードであり、上記出力トランジスタの出力ノードのコンタクト穴に整合して、一体化されて形成されるものであることを特徴とする請求項1の半導体集積回路装置。
【請求項3】 上記出力MOSFETは、低振幅の信号を形成するオープンドレイン構成とされるものであることを特徴とする請求項1又は請求項2の半導体集積回路装置。
【請求項4】 上記出力MOSFETは、時間差を以て順次にオン状態にされる複数からなる並列形態のMOSFETにより構成されるものであることを特徴とする請求項1又は請求項2の半導体集積回路装置。
【請求項5】 上記複数からなる出力MOSFETのうち、最後に動作するMOSFETは、その素子サイズが小さく形成されるととも上記一方向性素子が省略されてドレインが外部端子に直接接続されるものであることを特徴とする請求項4の半導体集積回路装置。
【請求項6】 出力MOSFETと、出力端子側からみた寄生容量値が小さくされ、上記出力MOSFETにより形成された出力信号を上記外部端子に伝える一方向性素子とを含む出力バッファを備えた複数からなる半導体集積回路装置と、上記複数の半導体集積回路装置が実装される配線基板上に形成されて上記複数の半導体集積回路装置の外部端子が接続されるバス配線と、このバス配線の両端に設けられた終端抵抗とを備えてなることを特徴とする情報処理システム。
発明の詳細な説明
【0001】
【産業上の利用分野】この発明は、半導体集積回路装置と情報処理システムに関し、特に抵抗等により終端されたバス配線に接続されて、低振幅で高速にデータを出力できる出力バッファを含むものに利用して有効な技術に関するものである。
【0002】
【従来の技術】高集積化・低消費電力等の特徴を持つMOSFET(絶縁ゲート型電界効果トランジスタ、以下同じ)により構成される半導体集積回路装置においても、プロセス技術の進歩により高速化が進められている。従来の一般的なMOS集積回路間のインターフェイスは、0V−3Vのような信号振幅を持つTTL(トランジスタ・トランジスタ・ロジック)レベル又は、0V−5Vのような信号振幅を持つCMOS(相補型MOS)レベルで行われ、無終端とされていた。このため、このようなインターフェイス方式においては、プリント基板の特性インピーダンスにより信号波形の乱反射が起こり、等価的に半導体集積回路間の信号のやりとりの遅延時間が大きくなる結果、データの転送レートは約100MHzが限界とされている。
【0003】そこで、図10に示すように終端抵抗RBを用いて、プリント基板の特性インピーダンスとの整合をとって、転送信号の反射を抑えて低振幅で高速にデータを送るインターフェイス方式が、例えば米国特許5,023,488号において提案されている。
【0004】
【発明が解決しようとする課題】上記のインターフェイス方式では、半導体集積回路側の寄生容量に配慮がなされておらず、半導体集積回路の外部端子近傍でプリント基板上のバス配線の特性インピーダンスが乱され、信号波形に図9に点線で示すように乱反射が生じて信号レベルが安定するまでの時間だけ等価的に信号遅延が生じてしまう。
【0005】上記寄生容量のうち、オープンドレイン構成の出力MOSFETのドレイン拡散容量CSDが大きい。なぜなら、静電耐圧を大きく採るためには、ドレイン拡散層の面積が必然的に大きくならざるを得ないからである。言い換えるならば、上記ドレイン拡散層の面積を小さくして、上記寄生容量を減らそうとするとその分分静耐圧が小さくなってしまうからである。
【0006】この発明の目的は、静電耐圧を維持しつつ、高速データ転送を実現した半導体集積回路装置と情報処理システムを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、オープンドレイン構成の出力MOSFETとインピーダンス素子により終端されたバス配線が接続される出力端子との間にショッキーバリアダイオード(以下、単にショットキーダイオードという)のような寄生容量値が小さくされた一方向性素子を挿入して、情報処理のためのデータ転送を行う。
【0008】
【作用】上記した手段によれば、出力MOSFETのドレイン拡散層を大きくしたままでも、外部端子からみた寄生容量がショットキーダイオードのオフ状態によりドレイン寄生容量が見えなくでき、外部端子近傍でのバス配線の特性インピーダンスの乱れを防止でき、等価的な信号遅延を大幅に低減できる。
【0009】
【実施例】図1には、本発明に係る半導体集積回路装置とそれを用いた情報処理システムにおけるバス構成のブロック図が示されている。同図において、点線で示された半導体集積回路装置LSI1〜LSI3は、公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
【0010】半導体集積回路装置LS1〜LSI3は、代表として示された1個の入出力バッファと内部論回路から構成されている。半導体集積回路装置LSI1を例にして説明すると、出力バッファは駆動回路PG1と、オープンドレイン構成の出力MOSFETQ1、この出力MOSFETQ1のドレインと外部端子との間に挿入されたダイオードSBD1から構成される。特に制限されないが、上記ダイオードは、後述するように動作の高速化のために寄生容量が小さいことと、ドレインコンタクト穴に一体的に形成できて高集積化の点で有利なショットキーダイオードとされる。
【0011】入力バッァは、基準電圧VRFにより、入力された信号を判定する差動形態の入力バッファIB1から構成される。内部論理回路1は、入力バッファIB1から入力された入力データを受け取り、データ処理を行って必要に応じて上記出力バッファを通して他の半導体集積回路装置LS12〜LSI3に対して信号を送出させるものである。他の半導体集積回路装置LSI2〜LSI3も、上記同様な回路により構成される。ただし、全ての回路が同じという意味ではない。個々の半導体集積回路装置LSI1〜LSI3の機能や役割分担に応じて、入力バッファの数や出力バッファの数が区々としてもよいし、内部論理回路はそれぞれの機能に応じて構成されるものである。
【0012】上記半導体集積回路装置LSI1〜LSI3の間でのデータの転送を行うバスは、特に制限されないが、プリント基板等の実装基板上に形成される配線により構成され、50Ωバスとされる。このバスの終端は、バス配線の特性インピーダンスに整合された抵抗RBが接続されており、例えば1.2Vのような電圧VTTに引かれている。
【0013】半導体集積回路装置LSI1において、出力MOSFETQ1は静電破壊耐圧を大きくするために大きな面積の拡散層を持つようにされる。そのため、MOSFETQ1のドレインには、大きな容量値を持つような寄生容量CSD1が形成されることになる。従来のように、出力MOSFETQ1のドレインを直接に外部端子に接続したのでは、その外部端子が接続されるバス配線の特性インピーダンスを乱して信号波形に乱反射が生じて等価的に遅延時間を長くしてしまう。
【0014】例えば、50Ωのバス配線に8pFのピン容量を持つ半導体集積回路装置が8cm間隔で接続されているケースでは、20%以上も不整合が生じる。この結果、バス抵抗RBで終端していても、半導体集積回路装置の外部ピンが接続されている付近では図9に点線で示したように大きな乱反射が生じる。
【0015】この実施例では、出力MOSFETQ1とドレインと外部端子との間にショットキーダイオードSBD1を挿入することより、このショットキーダイオードSBD1の寄生容量と出力MOSFETQ1のドレインにおける寄生容量CSD1とが直列形態にされる。この結果、外部端子からみた寄生容量は、ショットキーダイオードSBD1がオフ状態のときにはその寄生容量に依存してほぼ零にできる。
【0016】図1において、半導体集積回路装置LSI1〜LSI3の出力MOSFETQ1〜Q3がオフ状態にあるときには、バスの電位は1.2VのVTTレベルにされている。半導体集積回路装置LSI1〜LSI3のうちのどれか1つ、又は複数の出力MOSFETがオン状態になると、0.4Vのような接地電位VSSに近いレベルになる。したがって、半導体集積回路装置LSI1から半導体集積回路装置LSI3にデータを転送するときには、半導体集積回路装置LSI2とLSI3の出力MOSFETQ2とQ3をオフ状態にし、半導体集積回路装置LSI1の出力MOSFETQ1を、出力すべき内部信号に応じてオン状態/オフ状態にし、上記のようなハイレベル又はロウレベルのデータを送出させる。
【0017】出力バッファの出力MOSFETQ2とQ3がオフ状態にされている半導体集積回路装置LSI2とLSI3では、バスがハイレベルになったときのはね上がりでドレインの寄生容量CSD2とCSD3がVTTに近いレベルまで充電されるため、その後のバスのレベルがハイレベルでもロウレベルでもショッキキーダイオードSBD2,SBD3がオフ状態にされている。したがって、これらの寄生容量CSD2とCSD3は、バス配線側から見えなくなる。
【0018】また、オン状態/オフ状態を繰り返している半導体集積回路装置LSI1では、図9において出力MOSFETQ1がオン状態になっているタイミングAでは、ショットキーダイオードSBD1もオン状態になっているため寄生容量CSD1がバス配線につながるが、出力MOSFETQ1がオフ状態となっているタイミングBでは、オフ状態にされた瞬間から最初の立ち上がりで寄生容量CSD1がVTTに充電されるため、ショッキーダイオードSBD1がオフ状態になって寄生容量CSD1をバス配線側から見えなくする。
【0019】すなわち、図10のような従来回路では、バス配線に対して常に大きな容量値を持つ寄生容量CSD1〜CSD3が接続されているのに対して、図1のような本願発明では上述のように寄生容量CSDは、動作状態にある1つの出力バッファに対応した1個若しくは全くバス配線から見えなくなる。この結果、配線バスを伝達される信号波形は、図9に実線で示すように乱反射による振動が大幅に低減できるから等価的な信号遅延が小さなり信号転送を高速にできる。
【0020】半導体集積回路装置LSI1を単体で扱うとき等の静電耐圧は、外部端子に乗った電荷QがショッキーダイオードSBD1を通してドレインの寄生容量CSD1に伝えられ、ここでVSD1=Q/CSD1の電圧となる。これにより、静電耐圧は大きく設定することができる。
【0021】図2には、上記出力バッファの一実施例のレイアウト図が示されている。一般に外部端子(ボンディングパッド)に直接ドレインが接続される出力MOSFETは、ラッチアップや静電耐圧確保及び大電流駆動のために、その駆動回路や入力バッファを含むプリバッファと独立に形成され、特別に工夫されてレイアウトされる。
【0022】静電耐圧を確保するためには、ドレインの拡散層面積を大きくし、かつゲートとドレインのコンタクトの距離を大きくして、拡散層の寄生抵抗と寄生容量でサージ電圧からMOSFETの防御し、サージ電流を基板に流してしまうようにする。入力バッファでは、入力バッファのゲートもこの出力MOSFETのドレイン拡散層でカバーされるため、静電耐圧は確保できる。しかし、この結果、ドレイン拡散層が非常に大きくなるため高速動作に障害が生じる。
【0023】図2において、2つのボンディングパッドに対応した2つの出力MOSFETが示され、そのうち右側の出力MOSFETは、MOSFETのパターンの理解を容易にするため、ボンディングパッドと接続れるアルミニュウム層が省略されて描かれている。AL1は1層目のアルミニュウム層であり、CONTはコンタクトホールであり、TH1はスルーホールである。MOSFETのゲート電極は1層目ポリシリコン層により構成される。
【0024】上記アルミニュウム層AL1と出力MOSFETのドレインとを接続するコンタクトホールCONTにおいて、後述するようなショットキーダイオードが形成される。これにより、半導体基板上において特別な素子形成領域を設けることなく、ショットキーダイオードSBDを形成することができる。このようにショットキーダイオードSBDを用いる利点は、上記のようなレイアウト上の他に、ショットキーダイオードSBDがオフ状態のときの寄生容量が小さい点にもある。このようにショットキーダイオードSBDの寄生容量が小さいことにより、ボンディングパッド側(バス配線側)からみたとき、ショッキーダイオードSBDの寄生容量と出力MOSFETのドレイン寄生容量とが直列形態にされて、実質的にドレイン寄生容量CSDを見えなくすることができる。
【0025】同図において左側の出力MOSFETを例にして説明すると、ボンディングパッドを構成するアルミニュウム層AL1は、そのまま延びて出力MOSFETの出力点であるドレインを構成する拡散層にコンコクトCONTにより接続される。このアルミニュウム層AL1を中心として左右に設けられるゲート電極を挟んでソースを構成する拡散層が設けられる。この拡散層には、スルーホールTH1を介して基板給電用の配線に接続される。
【0026】この実施例では、1つの出力MOSFETは、右側の出力MOSFETに示したように、長い長さの3本のゲートと、その半分の長さにされた6本のゲートとの合計9本のゲートから構成される。出力MOSFETの電流駆動能力に応じて、上記ゲート電極を選択的に接続することにより、多様な電流駆動能力を持つ出力MOSFETを形成することができる。この場合、ボンディングバッドに接続されるアルミニュウムAL1のパターンの変更により、使用しないゲートに対応したドレイン拡散層をダミーの拡散層として用い、静電耐圧を大きくしたり、ラッチアップを起きにくくするように使用してもよい。
【0027】同図において、上側にプリパッファが設けられる。プリバッファは入力バッファIBと駆動回路PGが構成される。SOG1〜SOG3は、駆動回路により形成された出力信号を伝える配線であり、駆動MOSFETのゲートに供給される。SINは、上記アルミニュウム層AL1に接続されており、入力バッファIBの入力端子に接続される。
【0028】図3と図4には、図2のA−B部分に対応した素子構造の一実施例を説明するための製造工程断面図が示されている。図3(A)において、通常のMOSFETの製造工程により、ウェル領域pWELL上に出力MOSFETのドレインを構成する大きな面積のn+ 拡散層、及び比較的小さくされたソースを構成するn+ 拡散層が形成される。上記ドレインとソースの拡散層n+ 上に形成された層間絶縁膜(層間SiO2 )にコンタクト穴を形成し、ソース用のコンタクト穴にはレジスト膜を選択的に形成する。上記レジスト膜と層間絶縁膜をマスクとしてリン(P+ )をイオン注入してコンタクト部分に対応したドレイン(n+ )領域を深くする。
【0029】図3(B)において、上記同じレジスト膜と層間絶縁膜をマスクとしてボロン(B+ )をイオン注入して、コンタクト部分のドレイン領域表面の不純物濃度をn- に戻す。
【0030】図4(A)において、レジスト膜を除去して白金(Pt)を薄くスパッタリングにより蒸着させる。この後に熱処理を行い、シリコン(半導体基板)と反応させて白金シリサイドPtSiを形成する。
【0031】図4(B)において、白金Ptをエッチングすると、コンタクト部分の白金シリサイドPtSiのみが残る。この結果、イオン注入によりn- に戻したコンタクト部ではショットキーダイオードが形成される。
【0032】図4(C)において、金属配線層としてのアルミニュウム層AL1のスパッタリング蒸着とパターニングにより、ドレイン領域にはショットキーダイオードが外部端子と出力MOSFETのドレインとの間に、かつMOSFETのドレインコンタクト穴を利用して一体的に形成される。なお、ソース領域では、ソース領域の表面がn+ 層であるため、安定なオーミックコンタクトが形成され、アルミニュウムとシリコンとの不所望な反応もカバーできる。
【0033】上記のようにショットキーダイードを出力MOSFETのドレイン領域に設けられるコンタクト穴に自己整合して小さい面積により形成した場合には、寄生容量CSBDも小さくすることができる。また、直下に従来と同様に大きな面積のドレイン拡散層があるため静電耐圧も十分大きく確保できる。
【0034】図5には、この発明に係る入出力バッファの一実施例の回路図が示されている。内部論理回路により形成された出力すべき信号Doは、駆動回路G1を通して出力MOSFETQ1のゲートに供給される。この駆動回路G1は、インバータ回路で表しているが、論理ゲート回路を用いて論理機能を持たせるものであってもよい。
【0035】上記出力MOSFETQ1のドレインには、その大きなドレイン面積に対応した大きな抵抗値を持つようなドレイン寄生容量CSDが存在する。上記MOSFETQ1のドレインは、ショットキーダイオードSBDを介して外部端子Pに接続される。ショットキーダイオードSBDのアノード側と回路の接地電位点に設けられた容量CSBDは、ショットキーダイオードSBDの寄生容量である。
【0036】外部端子(ボンディングパッド)Pに接続される容量CPKは、ボンディングパッド等の外部ピンに付随する寄生容量である。外部端子Pは、入力バッファの入力端子に接続される。
【0037】入力バッファは、差動形態のPチャンネル型MOSFETQ3,Q4と、そのソースと電源電圧との間に設けられたバイアス電流を流すMOSFETQ2と、上記差動MOSFETQ3とQ4のドレインと回路の接地電位点との間に設けられた電流ミラー形態にされたNチャンネル型の負荷MOSFETQ5,Q6から構成される。差動MOSFETQ3のゲートには、基準電圧VRFが供給される。差動MOSFETQ4のゲートは、抵抗RDを通して外部端子PKに接続されている。MOSFETQ2のゲートには、特に制限されないが、入力バッファを活性化させる制御信号IBEが供給される。
【0038】制御信号IBEが回路の接地電位のようなロウレベルにされると、Pチャンネル型MOSFETQ2がオン状態となり、差動増幅MOSFETQ3とQ4の動作に必要なバイアス電流を流す。外部端子Pを通して入力された入力信号が、基準電圧VRFより高いレベルであるときには、MOSFETQ4がオフ状態にされ、MOSFETQ3がオン状態にされる。したがって、MOSFETQ2により形成されたバイアス電流は、MOSFETQ3を通してMOSFETQ5に流れるので、出力側のMOSFETQ6のドレイン電圧は、ほぼ回路の接地電位のようなロウレベルに引き抜かれ、インバータ回路G2を通して内部論理回路に取り込まれる。
【0039】外部端子Pを通して入力された入力信号が、基準電圧VRFより低いレベルであるときには、MOSFETQ4がオン状態にされ、MOSFETQ3がオフ状態にされる。したがって、MOSFETQ2により形成されたバイアス電流は、MOSFETQ4を通して流れる。このとき、MOSFETQ3のオフ状態によりMOSFETQ5もオフ状態にされるので、出力側のMOSFETQ6もオフ状態にされている。それ故、MOSFETQ4のオン状態により電源電圧のようなハイレベルが形成され、インバータ回路G2を通して内部論理回路に取り込まれる。上記のようにPチャンネル型の差動回路を用いた場合には、他の半導体集積回路装置の出力バッファにより形成される1.2Vをハイレベルとして、0.4Vをロウレベルとするような低レベルで小振幅を取り込むことができる。
【0040】前述のように出力バッファの動作により、出力MOSFETのドレイン寄生容量CSDは、複数の半導体集積回路装置のうちの1個又は全部が外部端子PK側から見えなくされる。また、上記ショットキーダイオードSBDの寄生容量CSBDの容量値は、その構造上極く小さいから無視できる。それ故、半導体集積回路装置のパッケージの容量CPKは、プラスチック化や小型化で小さくすれば総合のピン容量CPKは等価的に小さくできる。これにより、バス配線の特性インピーダンスに対する影響が軽微となり、上記のような高速にデータの転送を行うようにすることができる。
【0041】図6には、この発明に係る入出力バッファの他の一実施例の回路図が示されている。この実施例では、出力バッファで発生するノイズの低減に向けられている。すなわち、出力MOSFETのオン状態により、大きな電流を流すときには回路の接地電位線における寄生抵抗やインダクタンス成分によって接地電位に比較的大きなノイズを発生させてしまう。
【0042】この実施例では、出力MOSFETが3つのMOSFETQ11,Q12及びQ13から構成される。出力MOSFETQ1とQ2は、高速にバス配線のレベルをロウレベル側に引き抜くために比較的大きなサイズにされる。これに対して、出力MOSFETQ3は後述するようなレベル補償のためのものであり、小さなサイズのものが用いられる。それ故、出力MOSFETQ1とQ2に対応したドレインの寄生容量CSD1,CSD2は比較的大きいが、出力MOSFETQ3に対応したドレインの寄生容量CSD3は小さくされる。
【0043】駆動回路G1ないしG3としてのCMOSインバータ回路は、出力すべき信号Doを共通に受けるが、遅いタイミングで出力信号を形成する駆動回路G2にあっては、Pチャンネル型MOSFETQ72とNチャンネル型MOSFETQ82との間に抵抗R1が設けられる。そして、最も遅くタイミングで出力信号を形成する駆動回路G3にあっては、Pチャンネル型MOSFETQ73とNチャンネル型MOSFETQ83との間に、より大きい抵抗値を持つようにR1とR2が直列形態に挿入される。
【0044】上記抵抗R1,R2は、出力MOSFETQ2とQ3をオフ状態からオン状態に変化させるときのタイミングを調整するものである。それ故、駆動回路の出力ノードとハイレベルの出力信号を形成するPチャンネル型MOSFETとの間に挿入される。これに対して、出力MOSFETQ1〜Q3をオン状態からオフ状態にさせる駆動回路G1〜G3のNチャンネル型MOSFETQ81〜83のドレインは、出力ノードに接続される。
【0045】信号Doがハイレベルからロウレベルに変化すると、Nチャンネル型MOSFETQ81〜83が一斉にオフ状態にされ、代わってPチャンネル型MOSFETQ71〜Q73が一斉にオン状態にされる。上記Pチャンネル型MOSFETQ71のオン状態により、出力MOSFETQ11のゲート電圧は直ちにハイレベルにされる。これにより、出力MOSFETQ11がオン状態となって外部端子Pをハイレベルからロウレベルに引き抜く。MOSFETQ11は、比較的小さく形成されるものであるので、その引抜き電流が比較的小さくなり、それに伴い回路の接地線に発生するノイズを抑えることができる。
【0046】上記信号Doのロウレベルにより、Pチャンネル型MOSFETQ72もオン状態にされるが、出力MOSFETQ12のゲート電圧は、MOSFETQ72のオン抵抗及び抵抗R1と出力MOSFETQ12のゲート容量からなる時定数により立ち上がりが遅くされる。それ故、出力MOSFETQ12がオン状態にされるタイミングがその分遅くされる。MOSFETQ12がオン状態にされると、MOSFETQ11とQ12の合成電流によって外部端子Pの引抜きが行われて出力信号が高速にハイレベルからロウレベルに変化する。
【0047】そして、上記信号Doのロウレベルにより、同様にPチャンネル型MOSFETQ73もオン状態にされるが、出力MOSFETQ13のゲート電圧は、MOSFETQ73のオン抵抗及び抵抗R1及びR2と出力MOSFETQ13のゲート容量からなる時定数により立ち上がりがいっそう遅くされる。それ故、出力MOSFETQ13がオン状態にされるタイミングはいっそう遅くされる。MOSFETQ13がオン状態にされるタイミングでは、出力MOSFETのソース,ドレイン間電圧とショットキーダイオードSBDの順方向電圧を加えた残り電圧となっている。言い換えるならば、上記のように寄生容量を減らすためには設けられたショットキーダイオードSBDにより、ロウレベルの出力信号がハイレベル側にシフトしてレベルマージンを悪化させる。これに対して、MOSFETQ13がオン状態にされると、上記ショッキーダイオードSBDにおける順方向電圧分をディスチャージさせてロウレベルのマージンを確保する。
【0048】以上のように出力MOSFETを分割し、時系列的に動作させることにより回路の接地電位のような電源線に発生するノイズを抑えることができるとともに、最後にオン状態にされる出力MOSFETは、そのドレインのサイズを小さくしてショットキーダイードを省略することにより、ロウレベルマージンを確保する。なお、図6における入力バッファIBは、前記図5と同様な回路により構成されるものであり、その説明を省略する。
【0049】図7には、CMOS回路とECL回路とのバス接続を行う場合の一実施例の回路図が示されている。CMOS回路では、ECL回路と同じ負極性の−5Vのような電源電圧VMOSが用いられる。CMOS回路側の出力バッファは、Pチャンネル型MOSFETQ1によりオープンドレイン構成にされる。この場合においても、ドレインに設けられる大きな寄生容量CSDをバス側から見えないようにするために、ショットキーダイオードSBDが挿入される。出力MOSFETQ1がオン状態のときは、そのソース,ドレイン間電圧及びショットキーダイオードSBDの順方向電圧により、−0.7V程度のECLハイレベルを形成することができる。出力MOSFETQ1がオフ状態のときには、VTTにより形成された−2Vにされる。
【0050】ECL回路では、接地電位側にシフトしされた小振幅レベルであることに対応して、CMOS回路側の入力バッファは、Nチャンネル型MOSFETQ3とQ4を用いた差動回路により構成される。この差動回路は、前記図5及び図6の入力バッファを構成するMOSFETの導電型を逆にしたものであり、それに応じて動作電圧の負電圧のように逆極性のものが用いられる。この差動回路の出力信号は、インバータ回路G2により、CMOSレベルの入力信号Diとされて内部回路に取り込まれる。
【0051】バス配線の両端は、終端抵抗を介して−2Vのような電圧VTTに引かれている。ECL回路側の出力バッファは、ECL回路を構成する差動トランジスタ回路と、エミッタフォロワ出力トランジスタから構成される。ECL回路側の入力バッファは、差動トランジスタ回路により構成される。入力バッファを構成する差動トランジスタ回路では、上記のように−0.7Vようなハイレベルと、−2Vのようなロウレベルをその中間電位にされた基準電圧VREFにより識別して取り込む。これにより、ECL差動トランジスタでの飽和を防止でき、高速な入力信号の取り込みが可能になる。
【0052】図8には、上記出力MOSFETQ1とショットキーダイオードSBDの一実施例の素子構造断面図が示されている。この実施例のショットキーダイオードは、ドレイン領域を構成するp+ 層に前記同様に白金シリサイドPtSiを形成しドレイン領域との良好なオーミックコンタクトを得るとともに、ポリシリコン層側にn- とn+ を形成してショットキーダイオードを構成するものである。
【0053】上記の実施例から得られる作用効果は、下記の通りである。すなわち、(1) オープンドレイン構成の出力MOSFETとインピーダンス素子により終端されたバス配線が接続される出力端子との間にショットキーダイオードのような寄生容量値が小さくされた一方向性素子を挿入することより、出力MOSFETのドレイン拡散層を大きくしたままでも、外部端子からみた寄生容量がショットキーダイオードのオフ状態によりドレイン寄生容量が見えなくできる。これにより、外部端子近傍でのバス配線の特性インピーダンスの乱れを防止でき、等価的な信号遅延を大幅に低減できるという効果が得られる。
【0054】(2) 上記一方向性素子はショットキーダイードを用いて、上記出力トランジスタの出力ノードのコンタクト穴に整合して、一体化されて形成することにより高集積化を維持することができるという効果が得られる。
【0055】(3) 上記出力MOSFETを時間差を以て順次にオン状態にされる複数からなる並列形態のMOSFETにより構成することにより、電源線に発生するノイズを抑えることができるという効果が得られる。
【0056】(4) 上記複数からなる出力MOSFETのうち、最後に動作するMOSFETは、その素子サイズが小さく形成されるととも上記一方向性素子が省略されてドレインが外部端子に直接接続することにより、上記信号遅延を低減と電源線に発生するノイズ低減ができるとともに出力信号のロウレベルマージンを確保することができるという効果が得られる。
【0057】以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、信号レベルは、前記のような低振幅のものの他、低電源電圧で動作する約3V程度のCMOSレベルに対応したものであってもよい。外部端子は、出力専用端子であれば出力バッファのみが接続される。入力バッファの構成は、差動回路を用いいるもの他に種々の実施例形態を採ることができる。この発明は、半導体集積回路装置及びそれを用いた情報処理システムに広く利用できる。
【0058】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、オープンドレイン構成の出力MOSFETとインピーダンス素子により終端されたバス配線が接続される出力端子との間にショットキーダイオードのような寄生容量値が小さくされた一方向性素子を挿入することより、出力MOSFETのドレイン拡散層を大きくしたままでも、外部端子からみた寄生容量がショットキーダイオードのオフ状態によりドレイン寄生容量が見えなくできる。これにより、外部端子近傍でのバス配線の特性インピーダンスの乱れを防止でき、等価的な信号遅延を大幅に低減できる。




 

 


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