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発明の名称 電源配線の共振抑制機能を有する電子回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−132668
公開日 平成6年(1994)5月13日
出願番号 特願平4−282054
出願日 平成4年(1992)10月20日
代理人 【弁理士】
【氏名又は名称】富田 和子
発明者 山村 英穂 / 山本 雅一 / 丸 直樹 / 村岡 諭
要約 目的


構成
複数の電子回路要素34と、これらの電子回路要素34に、必要な電力を供給するための2以上の電源配線31とを有する電子回路装置において、複数ある電源配線31の任意の2配線の組み合わせのうち、いずれか1の組合せについて、それらの2配線間に接続される、少なくとも1のダンピング要素35を有するものである。
特許請求の範囲
【請求項1】複数の電子回路要素と、これらの電子回路要素に、必要な電力を供給するための2以上の電源配線とを有する電子回路装置において、複数ある電源配線の任意の2配線の組み合わせのうち、いずれか1の組合せについて、それらの2配線間に接続される、少なくとも1のダンピング要素を有することを特徴とする、電源配線の共振抑制機能を有する電子回路装置。
【請求項2】請求項1において、上記ダンピング要素は、抵抗器である、電源配線の共振抑制機能を有する電子回路装置。
【請求項3】請求項2において、上記ダンピング要素には、直流阻止用のコンデンサが直列に接続され、ダンピング要素とコンデンサの直列接続回路が、上記2配線の間に接続されるものである、電源配線の共振抑制機能を有する電子回路装置。
【請求項4】請求項2または3において、上記ダンピング要素は、複数個が接続されるものであり、その合成抵抗値が、5オーム以下であることを特徴とする、電源配線の共振抑制機能を有する電子回路装置。
【請求項5】請求項1において、上記ダンピング要素は、損失係数が10%以上のコンデンサである、電源配線の共振抑制機能を有する電子回路装置。
【請求項6】請求項1,2,3,4または5において、電子回路要素および上記ダンピング要素が配置される配線基板をさらに有し、上記ダンピング要素は、上記配線基板に、複数個が分散配置されるものである、電源配線の共振抑制機能を有する電子回路装置。
【請求項7】請求項6において、ダンピング要素は、配線基板に略均等に分散配置されるものである、電源配線の共振抑制機能を有する電子回路装置。
【請求項8】請求項1,2,3,4または5において、電子回路要素および上記ダンピング要素が配置される配線基板をさらに有し、配線基板は、外部の電源装置からの給電線を接続するための給電端子を有し、上記ダンピング要素は、上記配線基板に、複数個が配置されるものであり、その内、少なくとも一部が、上記給電端子の近傍に接続されるものである、電源配線の共振抑制機能を有する電子回路装置。
【請求項9】請求項1,2,3または4において、電子回路要素および上記ダンピング要素が配置される配線基板をさらに有し、配線基板には、電源配線間に接続される、1以上のバイパスコンデンサがさらに配置されるものである、電源配線の共振抑制機能を有する電子回路装置。
【請求項10】複数の絶縁層と、それらの絶縁層にそれぞれ対応して設けられる電源配線層と、グラウンド層と、信号配線層とを有する配線基板において、いずれかの電源配線層とグラウンドとの間に配置されて、それらに接続される1個以上のダンピング要素を有することを特徴とする配線基板。
【請求項11】請求項10において、ダンピング要素は、抵抗器である配線基板。
【請求項12】半導体基板と、その上に形成される配線層とを有する半導体集積回路装置において、上記配線層に、該配線層のいずれかの電源配線と接続されて設けられる、1以上のダンピング要素を有することを特徴とする半導体集積回路装置。
【請求項13】請求項12において、ダンピング要素は、抵抗器である半導体集積回路装置。
【請求項14】接続用のピンを有する配線基板と、この配線基板に搭載される半導体集積回路と、この配線基板上面を覆うキャップとを有する電子回路パッケージにおいて、上記配線基板に、電源配線間に接続されるダンピング要素が搭載されることを特徴とする電子回路パッケージ。
【請求項15】請求項14において、ダンピング要素は、抵抗器である電子回路パッケージ。
【請求項16】請求項15において、配線基板に、電源配線間に接続される、1以上のバイパスコンデンサがさらに搭載されるものである電子回路パッケージ。
【請求項17】複数の電子回路要素と、これらの電子回路要素に、必要な電力を供給するための2以上の電源配線と、これらの電源配線および電源配線に外部から給電するための給電端子が少なくとも設けられると共に、電子回路要素が搭載される配線基板とを有する電子回路装置において、電子回路要素の少なくとも一部の電子回路要素と並列に接続される、1以上のダンピング要素を有し、上記電源配線は、104Hz−109Hzの周波数の範囲で、インピーダンス特性において、共振ピークを抑圧したことを特徴とする、電源配線の共振抑制機能を有する電子回路装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、高速動作に適した電子回路装置に係り、特に、高周波域での電源における共振を抑圧した電子回路装置に関する。
【0002】
【従来の技術】近年、電子回路装置は、その動作速度の高速化が要求され、そのための研究が行なわれている。電子回路装置が高速化が実現すると、以前には大変時間がかかっていた処理などが簡単にできるようになったり、以前には不可能と思われていた処理が可能となったり、また、1台の装置が多数の処理を行なえるようになるなど、処理のコストが低減して、世の中のサービス、機能などを向上することに貢献する。産業界のよりいっそうの活性化に貢献することはもちろんである。
【0003】電子回路が高速に動作すると、電子回路が消費する電流も高速に変動する。例えば、ディジタル回路は、高・低のどちらかの電圧を出力するが、出力電圧によって消費電流が異なったり、出力電圧の切り替わり時に瞬間的に大きな電流を消費したりする。従って、ディジタル回路が高速化すれば、消費電流の変動も高速になることは当然である。これは、アナログ回路においても、同様に発生する問題である。
【0004】電子回路の電源電圧はあまり変化してはならない。これは、消費電流の変動に対しても維持する必要のある事項である。電源電圧が大きく変動すると、電子回路自体が正常な動作を維持できなくなることがあり、また、電子回路の出力電圧が変化して、正常な信号が得られなくなることがある。後者は、出力信号にノイズが乗ると解釈することができる。これが大きいと、回路が誤動作することがある。
【0005】このため、電子回路装置の電源および電源配線系は、インピーダンスが低くなるように注意して設計される。これは、電源および電源配線系の直流抵抗のみならず、交流あるいは高周波におけるインピーダンスも低くなるように注意して設計される。後者は、高速な回路を持った装置では特に注意して設計される。電源および電源配線系のインピーダンスが低ければ、回路の消費電流が変動しても、電源電圧の変動は小さく、また、回路のノイズも小さく、電子回路は、正常に動作することができ、従って、この装置は、正常に動作する。
【0006】今、電源および電源配線系のインピーダンスをZとし、回路の消費電流の変動をΔIとすると、電源電圧の変動ΔVは、ΔV=ZΔIで表される。また、この一部が信号のノイズとなるので、ノイズ電圧Vnは、Vn=kΔV=kZΔIで表される。ここに、kは0〜1の係数である。
【0007】これらの式からも説明されるように、電源および電源配線系のインピーダンスZが小さければ、電源電圧の変動ΔVも、ノイズ電圧Vnも小さくなる。従って、電子回路、装置は、正常に動作することができる。
【0008】従来から、電源および電源配線系(以下、電源系と言う)のインピーダンスを小さくするために、種々の技術が用いられている。その代表的な技術に、バイパスコンデンサを用いる技術と、電源配線を幅広形状にする技術とがある。
【0009】バイパスコンデンサは、2つの電源配線の間に接続する、容量の大きなコンデンサである。電源は、例えば、5V(ボルト)およびグラウンドのように、必ず、2つ以上の配線で給電されるから、バイパスコンデンサは、その2つの配線の間に接続する。電源配線が3つ以上の場合、例えば、5V、3Vおよびグラウンドのような場合、多くの場合、5V配線とグラウンドとの間、3V配線とグラウンドとの間、と言うように、2つの配線の間にバイパスコンデンサが接続されるが、必ずしも全ての組み合わせについて設けられるわけではなく、グラウンド配線との間に設置されることが多い。
【0010】コンデンサは、周波数に反比例してインピーダンスが低下する性質を持っているから、交流あるいは高周波において、電源系のインピーダンスを低減させるのに効果がある。通常、電源装置と電子回路とは、電線で接続されるが、この給電線のインダクタンスのために、電子回路から見た電源系の交流あるいは高周波でのインピーダンスが増大する。そこで、電子回路の近傍に、バイパスコンデンサを接続すると、電子回路から見た電源系のインピーダンスが低くなる。特に、高速電子回路の場合は、電源系のインピーダンスの高周波特性を良好にする必要があるから、バイパスコンデンサを電子回路のごく近くに配置して、電子部品とバイパスコンデンサの間の配線インダクタンスを小さくすることが行なわれる。これを実践すると、複数の電子回路がある場合、電子回路個々に、あるいは小数の電子回路のグループごとにバイパスコンデンサを設けることになる。このようにして、給電線のインダクタンスがあるにもかかわらず、高周波まで、電子回路から見た電源系のインピーダンスを低減するのが、バイパスコンデンサによる電源系のインピーダンス低減技術である。
【0011】もう一つの電源系のインピーダンス低減の技術は、電源配線を幅広形状にする技術である。これは、電源配線を幅広形状にすることにより、電源配線のインダクタンスを低減し、電源系のインピーダンスを低減しようとするものである。この技術を効果的に実施するために、電源配線を幅広に、具体的には、面状にすることが広く行なわれる。例えば、プリント基板などでは、多層構造を採用し、電源層を設け、この配線形状を面状にする。多くの場合には、部品や配線を接続するためにスルーホール穴が必要なので、電源層の面に穴が開き、メッシュ形状になる。なお、電源配線のうち少なくとも1つはグラウンドであるのが一般的であるから、電源配線には、グラウンドも含めることが一般的である。
【0012】このように、電源配線を面状にすれば、基板内の電源配線、および、バイパスコンデンサと電子回路の間の電源配線のインダクタンスを大幅に下げることができ、電源系の交流あるいは高周波のインピーダンスの低減が可能になる。
【0013】以上、説明した2つの電源系のインピーダンス低減技術、すなわち、バイパスコンデンサによるものと、電源配線を幅広形状にするものは、組み合わせて同時に実施することができ、またそうする例が多い。この2つの技術は矛盾なく両立する。このようにして、電源系のインピーダンスを、低減することが行なわれている。
【0014】
【発明が解決しようとする課題】ところで、電子回路装置の動作速度は、より一層の高速化が望まれ、前にも増して高速動作のための研究、技術開発に努力が注がれている。電子回路装置の動作速度がよりいっそう速くなると、電源系の特性に起因する電源電圧変動、あるいは、これに起因する信号ノイズが発生するようになる。このような電源電圧変動や、信号ノイズについては、上述した対策を行なっても、効果が見られない。従来、この原因は、明らかではなく、従って、それに対する対策も明らかになっていなかった。
【0015】この原因は、後述するよう、本発明者の研究によれば、電源配線の共振によるものであることが判明した。原理的に考えても、電源配線系は、コンデンサと配線によるインダクタンス、あるいはこれらが分布定数状に分布したものから構成されており、かならずどこかの周波数で共振することは避けられない。また、コンデンサの数量や配線の長さ、形状を変更しても、共振現象はなくならず、共振周波数を変更するのみの結果となる。これは、回路理論上等前の帰結である。
【0016】しかし、従来、信号系については、共振の問題が種々検討されているが、電源については、検討がなされていなかった。すなわち、このような電源配線に着目した研究はほとんど行なわれておらず、信号配線の研究に付随する事項として取り上げられているのみである。例えば、IBM Journal of Research and Development, Vol.34, NO.4,July 1990の585ページから600ページに信号配線の詳細な研究例がある。この中では、電源とグラウンドの配線をメッシュ状として扱っていることが述べられている。この論文では、電源・グラウンド配線をシミュレーションの対象に入れているが、この配線の測定はしておらず、共振などの現象はとらえられていない。
【0017】このように、従来は、電源系における共振の問題が注目されていなかった。その原因の一つは、電源系のインピーダンスの周波数特性の測定が困難であったこと、また、電源配線については、信号系ほど関心が持たれていなかったことによると考えられる。
【0018】本発明の目的は、電源配線系の共振に起因するインピーダンスや電圧変動を抑えて、ノイズの低減を図った電子回路装置を提供することにある。
【0019】
【課題を解決するための手段】上記の課題の解決のために、電源配線系に損失要素を導入して、共振現象を抜本的に減少、あるいは消滅させる。
【0020】本発明の一態様によれば、複数の電子回路要素と、これらの電子回路要素に、必要な電力を供給するための2以上の電源配線とを有する電子回路装置において、複数ある電源配線の任意の2配線の組み合わせのうち、いずれか1の組合せについて、それらの2配線間に接続される、少なくとも1のダンピング要素を有することを特徴とする、電源配線の共振抑制機能を有する電子回路装置が提供される。
【0021】上記ダンピング要素は、抵抗器であることができる。また、上記ダンピング要素には、直流阻止用のコンデンサが直列に接続され、ダンピング要素とコンデンサの直列接続回路が、上記2配線の間に接続される構成とすることができる。
【0022】上記ダンピング要素は、複数個が接続されることができる。この場合、その合成抵抗値が、5オーム以下となるようにすることができる。
【0023】また、上記ダンピング要素は、損失係数が10%以上のコンデンサとすることもできる。
【0024】また、本発明は、電子回路要素および上記ダンピング要素が配置される配線基板をさらに有する構成とすることができる。上記ダンピング要素は、上記配線基板に、複数個が分散配置されるものである。この場合、ダンピング要素は、配線基板に略均等に分散配置される構成としてもよい。
【0025】さらに、本発明は、電子回路要素および上記ダンピング要素が配置される配線基板をさらに有することができる。配線基板は、外部の電源装置からの給電線を接続するための給電端子を有し、上記ダンピング要素は、上記配線基板に、複数個が配置されるものであり、その内、少なくとも一部が、上記給電端子の近傍に接続される構成とすることができる。また、配線基板には、電源配線間に接続される、1以上のバイパスコンデンサが、上記給電端子と共に、または、これと有無に無関係に、配置される構成とすることができる。
【0026】本発明の他の態様によれば、複数の絶縁層と、それらの絶縁層にそれぞれ対応して設けられる電源配線層と、グラウンド層と、信号配線層とを有する配線基板において、いずれかの電源配線層とグラウンドとの間に配置されて、それらに接続される1個以上のダンピング要素を有することを特徴とする配線基板が提供される。
【0027】また、本発明の他の態様によれば、半導体基板と、その上に形成される配線層とを有する半導体集積回路装置において、上記配線層に、該配線層のいずれかの電源配線と接続されて設けられる、1以上のダンピング要素を有することを特徴とする半導体集積回路装置が提供される。
【0028】さらに、本発明の他の態様によれば、接続用のピンを有する配線基板と、この配線基板に搭載される半導体集積回路と、この配線基板上面を覆うキャップとを有する電子回路パッケージにおいて、上記配線基板に、電源配線間に接続されるダンピング要素が搭載されることを特徴とする電子回路パッケージが提供される。
【0029】これらの態様において、ダンピング要素は、抵抗器であることができる。
【0030】
【作用】本発明おいて、電源配線系を構成する2配線間に接続されたダンピング要素は、電源配線系に損失を与え、電源配線やコンデンサなどから形成される共振回路のQを下げる。すなわち、ダンピング要素は、損失を増大させ、共振減少を大幅に減少させるものである。具体的には、ダンピング要素は、抵抗器、あるいは、損失の大きいコンデンサを電源配線系に接続することにより導入される。導入する損失が充分大きいならば、共振のQが下がって、共振は小さくなる、あるいは消滅する。より具体的には、例えば、Qが1以下になれば、共振は共振とはほとんど認められないほどに小さくなるはずであり、また、Qが10程度であっても、場合によっては、共振が小さくなって、用途によっては、許容し得る特性となる。
【0031】このような本発明の作用は、本発明者らの研究によって得た知見に基づくものである。すなわち、本発明者らは、電子回路装置の電源配線系について、その特性を測定して分析し、その結果、共振がノイズの原因であることを突き止めた。このような特性分析は、本発明者らが開発した、従来存在しない新しいインピーダンス測定技術によってもたらされたものである。以下、この点について、説明する。
【0032】従来のインピーダンス測定装置には、LCRメータ、インピーダンス・アナライザなどがある。LCRメータは、数Hzから30MHz程度の周波数範囲で、0.1Ωから1MΩ程度のインピーダンス範囲を測定するものである。インピーダンス・アナライザは、1MHz程度から高々1GHzの周波数範囲で、1Ωから1kΩ程度のインピーダンス範囲を測定するものである。いずれも、後述する実施例において示すような、10kHzから1GHzの周波数範囲で、0.01Ωから1Ω程度の範囲のインピーダンスは、測定にかからないか、あるいは、わずかにかかるのみで、図5から図9に示すような、インピーダンスの特性の全貌はあきらかにならない。
【0033】発明者らは、例えば、10kHzから1GHzの周波数範囲と、0.001Ωから1Ω程度のインピーダンス範囲の測定能力を持つインピーダンス測定技術を開発した。この測定技術は、発明者らが“抵抗分圧法”と呼ぶ方法と、ネットワーク・アナライザ、そして筆者らが“Sパラメータ校正法”とよぶ技術の組み合わせからなる。具体的な構成は、入力信号が、予め用意した抵抗と被測定物のインピーダンスとで分圧されて出力信号となる補助回路を作り、この入出力電圧をネットワーク・アナライザで比較測定する方法を採る。この抵抗分圧による電圧比に着目した手法と、ネットワーク・アナライザの大きなダイナミックレンジ、すなわち2つの信号の比が大きくても正確に測定できる能力、あるいは極めて高感度でありかつ大きな信号を測定できる能力により、0.01Ω以下の極めて小さなインピーダンスを測定可能としている。さらに、ネットワーク・アナライザ自体の持つ高周波性、すなわち数Hzから数十GHz以上まで測定可能な能力と、これを活かすべく開発した、Sパラメータを用いてすべての信号処理を行なう技術によって、低周波から高周波に至る周波数範囲、具体的には10kHzから1GHzの周波数範囲での測定を可能としたものである。本発明者らのかかる技術開発によって、図5から図9に示すような、インピーダンス特性の全貌が初めて測定可能となり、同様に先に述べた共振現象などの存在が明かになったものである。
【0034】
【実施例】以下、本発明の実施例について、図面を参照して説明する。図1および図2に、本発明の第1の実施例の構成を示す。本実施例は、配線基板32に、LSI等の電子回路要素34を複数搭載した電子回路装置の例である。図1にその接続回路図、図2はその実装構造図、図3には電源配線パターンを示す説明図、図4には、配線基板32に断面構造の一例を示す。
【0035】配線基板32には、給電端子6と、これに接続される電源配線31と、信号配線パターン12と、スルーホール8と、半導体集積回路等の電子回路要素34を接続するためのパッド(図示せず)とが設けられている。給電端子6には、給電線2を介して、直流電源30を有する電源装置1が接続される。
【0036】2本の電源配線31,31間には、電子回路要素34に近接して、直流阻止コンデンサ36と抵抗器35とを直列接続したものが接続される。抵抗器35は、後述するように、ダンピング要素として機能する。コンデンサ36は、この抵抗器35を介して直流電流が流れないように阻止するためのものである。これによって、抵抗器35の発熱を防止することができる。本実施例では、この抵抗器35は、電子回路要素34ごとに設けられている。電子回路要素34と、コンデンサ36および抵抗器35とは、図2に示すように、配線基板32上に、マトリクス状に配置されている。もちろん、抵抗器35の配列は、これに限られないことはいうまでもない。
【0037】抵抗器35の抵抗値は、抵抗器35を接続しない場合の共振ピークのインピーダンスよりも充分低い値となるように選ばれる。例えば、抵抗器35には5Ω(オーム)のものを、コンデンサ36には10nF(ナノファラッド)のものを用いる。この直列接続した回路は、本実施例では、配線基板32上に、合計110個搭載している。110個の抵抗コンデンサ直列回路は、電源配線31上で並列に接続されるので、高周波では抵抗が並列接続されることになって、合成抵抗は5/110=0.045Ω、すなわち45mΩになる。
【0038】図1では、電源配線31を1組示しているが、複数組の給電線が存在する場合に、本実施例が適用できることはいうまでもない。なお、この点は、後述する他の実施例においても同様である。
【0039】配線基板32は、多層プリント基板であって、例えば、図4に示すような断面構成を有する。すなわち、この配線基板32は、例えば、ガラスエポキシ樹脂等の絶縁層13に、電源配線31を構成する電源配線パターン10およびグラウンドパターン11と、信号配線パターン12とをそれぞれ設けて、積層することにより構成される。この際、信号配線パターン12は、2つのグラウンドパターン11,11の間に挟まれるように配置される。これにより、ストリップラインを構成している。また、配線基板32には、スルーホール8が設けられる。電源配線パターン10およびグラウンドパターン11とは、スルーホール用孔7を確保した上で、できるかぎり幅広に構成するため、例えば、図3の(a),(b)に示すようなメッシュ構造とすることができる。
【0040】このような構成によれば、このとき電源配線系の等価回路は、図11または図12のようになる。図11は、例えば、高周波域における分布定数型の共振抑制時の等価回路である。この場合、配線基板32自体は、キャパシタンス37aおよびインダクタンス37bとで構成される分布共振回路37で等価的に表される。また、抵抗器35は、リードのインダクタンスを含めてインダクタンス35aと、抵抗35bとで等価的に表される。図12は、例えば、低周波域における集中定数型の共振抑制時の等価回路である。この場合、配線基板32自体は、キャパシタンス38で等価的に表される。また、抵抗器35は、リードのインダクタンスを含めてインダクタンス35aと、抵抗35bとで等価的に表される。
【0041】ここで、比較のため製作された、図18に示すような、抵抗35およびコンデンサ36の直列回路をバイパスコンデンサ33に置き換えたほかは、本実施例と同様の構成を有する電子回路装置と、それについての周波数特性の測定結果について説明する。すなわち、配線基板32の上に、多数の電子回路(半導体集積回路)34が搭載され、そのそれぞれにバイパスコンデンサ33が接続されている。ここでは、バイパスコンデンサ33の個数は、電子回路要素34の個数以上にある。配線基板32への給電は、電源装置1から、給電線2をプリント基板上に設けられた給電端子6に接続して実現される。このバイパスコンデンサを電子回路の近傍に設けることは、上述したように、バイパスコンデンサによる電源系のインピーダンス低減のためである。
【0042】これを等価回路に表現すると、図17のようになる。電源電圧は、電源30から、給電線2および電源配線31を通って、配線基板32の中にある電子回路要素34へ供給される。このとき、給電線34はインダクタンスを持っているから、電子回路要素34から見た高周波での電源系インピーダンスは高くなる。しかし、電子部品34ごとに、配線インダクタンスを生じないようにバイパスコンデンサ33を接続することによって、電子部品から見た電源系インピーダンスは、直流から高周波まで低くなる。
【0043】この比較例装置は、50MHz(メガヘルツ)のクロックで動作する。この装置の中の電子回路要素34の出力波形として期待される波形は、例えば、図9に示す波形である。この波形は、同図中、データレートすなわち短いパルスの幅は20ns(ナノ秒)で、出力電圧「高」21は3.6V、出力電圧「低」22は0.5Vであり、範囲23は、電子回路が正常に動作しない不感領域である。
【0044】図17の装置で得られた波形は、図10のようなもので、装置は誤動作した。同図から明らかなように、波形に大きなノイズが乗って、不感領域を侵しており、これが誤動作の原因であることが判明した。ノイズ電圧の振幅は最大2.7Vあった。このノイズの周期は、約5nsすなわち200MHzで、また、周期1μs(マイクロ秒)のノイズも観測された。同図中の左右でパルスの上下位置が変化しているのが、周期1μsのノイズの異常である。
【0045】この装置の電源系のインピーダンスの周波数特性を測定したところ、図5の特性を得た。200MHzおよび1MHzに大きな共振が観測できる。誤動作をもたらしたノイズは、この共振によって発生していることが同定できた。なお、この装置の電源系には、その他にも、13、20、40MHzなどにも大きな共振が認められる。
【0046】この問題の対策のため、110個搭載していたバイパスコンデンサを10個へと減らして測定したのが、図6の特性である。共振の周波数は、高い方へ移動したが、共振の現象は依然としてあらわれている。従って、バイパスコンデンサの数の変更は、抜本的な対策にはならないことが解る。実際、誤動作の問題は解決されなかった。
【0047】ちなみに、コンデンサを全く取り去った場合の特性も測定したものを、図7に示す。共振は、130MHz、210MHzとその倍数に発生している。これは、基板寸法450×300mmからと、ガラスエポキシ配線基板の誘電率4.7とから計算される共振周波数150MHzと230MHzにほぼ一致し、これらの共振が、プリント基板の分布定数的な性質に起因していることが判明した。このことからも、バイパスコンデンサは、共振周波数を変化させる作用しかないことが確認できた。
【0048】これに対して、本実施例の電子回路装置では、同様の実験を行なったところ、後述するように、共振が抑えられていることが分かった。本実施例の電子回路装置の電源系のインピーダンスの周波数特性を図8に示す。
【0049】図8を一見してあきらかなように、共振の現象はほぼ完全に消滅している。子細に観察すると、1MHz付近では特性が盛り上がっており、20MHz、40MHz、80MHz付近に小さなうねりが見える。これは、共振が小さく抑えられたなごりであり、抵抗器35で損失を導入した効果は非常に大きいことが解る。例えば、1MHzでは、約200mΩであった電源系のインピーダンスが、40mΩと5分の1に低下した。また、共振特性のみに着目すれば、20〜40MHzの周波数範囲で、比較例では、最小値30mΩから最大値750mΩと、振幅が720mΩあったのに対して、本実施例では、最小値54mΩ、最大値71mΩ、振幅17mΩと、共振によるインピーダンスの変動振幅は42分の1に低減した。このように、電源配線系のインピーダンス特性は、大幅に、あるいは、ほとんど抜本的に改善された。なお、30MHz付近から1GHzにかけて、電源配線のインピーダンスが周波数に比例して上昇しているのは、測定した半導体集積回路の電源ピンはんだ付け用端子(配線基板上)に至るスルーホールに起因するものである。これを対策したい場合は、スルーホールの長さを短くする、直径を大きくする、本数を増やす、その他の方法が取れる。
【0050】次に、本実施例の電子回路装置における動作について、図11に示す波形図を参照して説明する。図11に示すように、大きなノイズは消滅し、残留しているのは、パルスの立上り立ち下がり部分でのスパイクと、パルスの平坦部分での細動のみである。スパイクは、スルーホールのインダクタンスによって発生するものであり、細動は小さくおさえられた共振のなごりによるものである。波形は、「高」、「低」の出力電圧21,22を忠実に出力している。このため、不感領域23から遠くはなれており、ノイズマージンが充分に確保されている。ノイズ電圧の振幅は、スパイクを含んで1V、細動のみだと370mVであった。スパイクは、不感領域から遠ざかる方向に出ていて、動作には直接影響しないから、細動のみを考察すると、ノイズは、比較例で2.7V、本実施例で370mVと、7.3分の1に改善された。なお、装置は正常に動作した。
【0051】本実施例の高周波域での動作について、図12に示す等価回路により説明する。図12は、基板の共振を考慮した等価回路である。共振回路37が基板の共振を表現する部分であり、この共振回路に対して、抵抗器37が並列に入り、ダンピング抵抗として動作し、共振回路のQを充分に小さくして、共振特性を抑制している。この場合、配線基板32は、分布定数として共振しており、また、共振周波数が、基板の長さ方向、幅方向、および、これらの高調波と、複数あるので、抵抗器の位置は、基板上に均等に分布しているのが理想である。少なくとも、抵抗の一部は基板全体に分布させた方が良い。また、問題となる共振モードが解っている場合には、抵抗の分布を均等でなく、特性の分布を持たせて効果を最適化することも考えられる。強い抑制効果を所望しない場合には、各設計上の制約などを考慮して、抵抗を配置すれば良い。
【0052】また、本実施例の低周波域での動作について、図13に示す等価回路により説明する。図13は、基板がコンデンサ38、すなわち、基板が集中定数に見える場合の等価回路である。この場合、このコンデンサ38と、電源の給電線2のインダクタンスとで共振回路を形成する。この共振は、集中定数型であるから、高調波は発生しない。但し、配線の複雑さが原因で、より複雑な、複数のピークを持つ共振特性を示す場合はある。この共振も、抵抗などの損失要素を用いて、抑制できる。この場合、共振の電圧が最も大きくなるのは、給電配線と基板との接続点であるから、基板の給電端子の近傍に抵抗を接続するのが理想的である。抵抗と給電端子の間のインダクタンスを考慮して、10cm以下に位置させれば良好な効果がえられると考えられる。しかし、この共振は、一般に周波数も低いのでこの配線距離はあまり重要でない。
【0053】上記の2つの共振モード、すなわち、分布定数型と集中定数型の対策を同時に行なうことができる。例えば、本例のように、プリント基板上一面に抵抗器を搭載し、分布定数共振を重視して考えた構造とし、実質的に、これで集中定数型共振の抑制にも充分なだけの抵抗を用意する構成とすることができる。
【0054】また、抵抗器は、事情が許せば、コンデンサと直列にせずに接続しても、共振吸収の効果は同様である。このような接続を行なった、本発明の第2実施例の電子回路装置の接続図を図14に示す。図14に示す第2実施例は、図1に示す第1実施例におけるコンデンサ36を接続せずに、抵抗器35を電源配線31,31間に接続したものである。他の構成は、第1実施例と同様である。本実施例は、直流が抵抗器35を流れることを除けば、第1実施例と同様に、共振を抑制する効果がある。
【0055】また、抵抗器を始めとするあらゆる部品は、寸法がゆえのインダクタンスを持っているので、1つの部品で充分に低い抵抗値を実現するのは困難であるから、ここで示したように、多数個を並列にして充分低い値とするのが現実的である。もちろん、印刷抵抗などが用いられる場合、非常に幅広の抵抗器を設計して、1個であっても、抵抗値、インダクタンスともに充分に小さい抵抗器を得ることは可能である。また、抵抗値は、通常、小さな回路であっても、5Ω以下の電源系のインピーダンスが必要であるから、並列接続された抵抗の合成した抵抗値は5Ω以下とするのが現実的である。
【0056】また、図12、13の等価回路から解るように、抵抗35b、インダクタンス35aおよびコンデンサ36の直列回路は、コンデンサの等価回路でもあるから、ここに、抵抗の代りにコンデンサが使える可能性がある。本発明の作用原理を考えると、容量に比較して、抵抗値の大きなものが必要であるから、損失係数の大きな、すなわち、Qの小さなコンデンサなら、共振の抑制効果がある。電源系の特性として、共振のQが10以上であると問題が発生すると考えられるので、Qが10以下の、あるいは損失係数が10%以上のコンデンサが必要である。
【0057】なお、本発明は、高速電子回路装置の遭遇する問題点を解決するもので、電源配線系の高周波における共振を対象としたものである。しかし、バイパスコンデンサの作用などによって、比較的低い周波数でも、この問題が発生し、しかも、本発明で効果的に解決できることが判明したので、動作速度1MHz程度以上の高速電子回路装置が対象になると言うこともできる。
【0058】周波数が高くなるほど、分布定数的に共振する箇所は増えるから、問題の発生頻度は高くなるのは当然である。例えば、バイバスコンデンサ、あるいは、本発明で設けられる抵抗やコンデンサの間隔が10cmであると、この距離で分布定数共振が発生すると考えられる。その周波数は、例えば、ガラスエポキシ基板の場合、700MHz程度になると予想される。このため、これより充分低い動作速度の回路でない限り、すなわち、例えば、動作速度がその20分の1の35MHz程度、あるいは、立上り時間が1ns未満の波形を扱う回路においては、問題となり、より間隔を小さくした配置を採用することなどが必要になる。これは、抵抗やコンデンサなどを、搭載領域内で概略一様に分布させる必要性の理由の一つとなる。
【0059】もちろん、必要に応じて、一部に集中させたり、ごく小数の抵抗器のみを使うこともでき、例えば、多くの場合に、電圧腹となる配線基板周辺のみに付ける方法、集中定数的な共振のみを抑制するために給電端子近傍のみに付ける方法、あるいは、周波数が低いことに着目して、配線基板上の位置には無関係に、ごく小数の抵抗器を付ける方法などを採ることができる。これらは、いずれも、回路の動作速度、配線基板の寸法他などの個々の場合に関係して、決定される。
【0060】次に、本発明の第3の実施例について説明する。本実施例は、図15に示すように、共振防止用の抵抗器35および直流阻止用コンデンサ36と、バイパスコンデンサ33とを混在させて設けた例である。この実装構造を図16に示す。図16に示すように、本実施例の場合、抵抗器35の数が、電子回路要素34の数より少ない数の配置となっている。このように、抵抗器の数が少なくても、共振の抑制効果が充分である場合に適用できる。また、この実施例では、給電端子6の近傍には、抵抗器35を設けていない。これは、配線基板32上に配置した抵抗器35で充分な場合に適用されている例である。
【0061】上記した各実施例は、抵抗器を配線基板32の上面に設ける例を示したが、本発明は、それに限定されない。例えば、抵抗器およびコンデンサの少なくとも一方を、配線基板内部に設ける構成とすることができる。また、上記実施例では、配線基板として、プリント基板を用いる例を示したが、これに限らず、セラミック基板、半導体集積回路基板、半導体集積回路パッケージ等において、電源配線の共振を抑えることに適用することができる。
【0062】図19に示す例は、抵抗器を配線基板内に設けた例である。すなわち、図19に示す例は、セラミック多層配線基板であって、セラミックグリーンシートに、電源配線41、抵抗層42、グラウンド層43および信号配線44がそれぞれ設けられて、積層され、焼成されたものである。
【0063】もちろん、この構造は、セラミック多層基板に限らず、プリント基板等にも適用することができる。例えば、ガラスエポキシ樹脂等の絶縁層45上に、電源配線41、抵抗層42、グラウンド層43および信号配線がそれぞれ設けられて、積層されたものである。ここでは、抵抗器を配線基板内に設けたが、さらにコンデンサを配線基板内に設ける構成としてもよい。
【0064】図20は、抵抗器を半導体集積回路上に形成した例を示す。すなわち、Si等の半導体基板51上に、配線層52が設けられ、さらにその上に、抵抗器53および接続のためのボンディングワイヤ54が設けられる例である。このように半導体集積回路上あるいは内に形成すれば、当該半導体集積回路が搭載されるべき配線基板を小形化することができ、また、効果的に電源配線のインピーダンスを低減できるので、有益である。この場合も、抵抗器に直列接続される直流阻止用のコンデンサを、同様に半導体集積回路上あるいは内に形成することも可能である。
【0065】図21は、抵抗器を半導体集積回路のパッケージ内に設けた実施例である。すなわち、本実施例は、ピン65を有するセラミック配線基板66と、このセラミック配線基板66上を一定の空間を保持して覆うキャップ67と、セラミック配線基板66上に搭載される半導体集積回路(電子回路要素)61、直流阻止用コンデンサ62および抵抗器63と、接続を行なうためのボンディングワイヤ64とを有する。このような構造にすれば、配線基板の設計が、抵抗器への配線を形成しなくてすむので、楽になる。この実施例では、抵抗器63と、この抵抗器63に直列接続される直流阻止用コンデンサ62の両方を、半導体集積回路パッケージ内に設けている。事情が許せば、抵抗器のみでも良い。また、バイパスコンデンサをさらに搭載する構成としても良い。
【0066】図20と図21の実施例に共通することは、抵抗器が配線基板に直接接続されていないことである。配線基板の共振現象を抑制する抵抗器は、電気的に配線基板に接続されていれば良いのであるから、見かけ上、半導体集積回路、同パッケージの中あるいは上に形成されていても、効果は同じである。これらの実装位置は、設計上、取り扱いの簡便上、製造上、商取り引き上の都合で、さまざまなバリエーションがあり得る。
【0067】同様に、製造技術のバリエーションも可能である。たとえば、炭素皮膜抵抗器、金属皮膜抵抗器、厚膜抵抗器、薄膜抵抗器、あるいは、コンデンサと抵抗器の複合部品、コンデンサの電極などの抵抗値を増加させて抵抗成分を持たせたもの、コンデンサの誘電体の誘電損失を大きくして抵抗成分を持たせたものなど、いずれも本発明において配線基板の配線部分が究めて少ない例にすぎないから、本発明の範疇に含まれるものである。
【0068】以上のように構成された各実施例では、電源配線系のインピーダンスについては、例えば、5分の1から42分の1に減少でき、また、信号ノイズについては、例えば、7.3分の1に減少できる効果がある。
【0069】
【発明の効果】以上説明したように、本発明によれば、電源配線系の共振による電源系のインピーダンス、電源電圧変動、あるいは、これに起因するノイズを効果的に、あるいは抜本的に低減することができる。




 

 


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