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発明の名称 ゲートターンオフサイリスタ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−132520
公開日 平成6年(1994)5月13日
出願番号 特願平4−284162
出願日 平成4年(1992)10月22日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 松吉 聡 / 小野瀬 秀勝
要約 目的
アバランシェ電圧を低下させずにカソードエミッタ層からの電子の注入を高めさらにターンオフ動作を向上すること。

構成
GTOは、カソードエミッタ層,カソードベース層,アノードベース層およびアノードエミッタ層が順次導電型が異なるpnpnの4半導体層を有し、カソードエミッタ層は複数個に分割されており、半導体基体の一主表面に配列され、各カソードエミッタ層にはカソード電極が、アノードエミッタ層にはアノード電極が、カソードベース層には、ゲート電極が低抵抗接触されているGTOにおいて、少なくともカソードエミッタ層との接合付近のカソードベース層の禁制帯幅がアノードベース層の禁制帯幅よりも狭いことを基本とする。
特許請求の範囲
【請求項1】隣接相互で導電型が順次異なるカソードエミッタ層,カソードベース層,アノードベース層およびアノードエミッタ層を有する半導体基体を備え、カソードエミッタ層は複数個に分割されており、半導体基体の一主表面に配列され、各カソードエミッタ層にはカソード電極が、アノードエミッタ層にはアノード電極が、カソードベース層には、ゲート電極が低抵抗接触されているゲートターンオフサイリスタにおいて、少なくともカソードエミッタ層との接合付近のカソードベース層の禁制帯幅がアノードベース層の禁制帯幅よりも狭いことを特徴とするゲートターンオフサイリスタ。
【請求項2】請求項1のゲートターンオフサイリスタにおいて、カソードベース層の禁制帯幅が、アノードベース層側では、アノードベース層の禁制帯幅に等しくカソードエミッタ層側で狭くなることを特徴とするゲートターンオフサイリスタ。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、ゲートターンオフサイリスタ(以下GTOと略記する)の改良構造に関するものである。
【0002】
【従来の技術】一般に、GTOは、少なくともpnpn4層の半導体層を備えて構成されている。GTOにおいて、カソードベース層に設けられた、ゲート電極に制御信号を印加しターンオンおよびターンオフするものである。最も、重要な項目としてターンオフ特性がある。ターンオフは、素子がオン状態にあるとき、ゲート電極に逆バイアスを印加し、素子の内部蓄積電荷を外部に排出することにより、順方向阻止特性を回復するものである。ターンオフ特性を決める要因としては、カソードエミッタ層下のカソードベース層の横方向抵抗であり、抵抗率を決めるのは、カソードベース層の不純物濃度およびカソードベース層の厚さである。ターンオフ動作を高速化するためには、カソードベース層の抵抗が小さいことが必要である。しかし、カソードベース層の抵抗率を小さくするとカソードエミッタ層からの電子の注入効率が低下し、カソードエミッタ層,カソードベース層およびアノードベース層で構成される、npnトランジスタの電流増幅率が小さくなり、ターンオフ特性が悪化するためカソードベース層の抵抗を小さくすることに限界がある。これを解決するための構造として、特開平1−223767 号公報に示されているような、カソードエミッタ層とカソードベース層をヘテロ接合とし、カソードエミッタ層の禁制帯幅をカソードベース層よりも広くし、更にカソードベース層の不純物濃度を高くするものがある。これは、カソードエミッタ層からの電子の注入効率を高めかつカソードベース層の横方向の抵抗率を小さくするものである。
【0003】
【発明が解決しようとする課題】上記従来技術では、カソードベース層の不純物濃度を高くすることにより、阻止状態におけるカソードベース層に広がる空乏層幅が狭くなり、ここに形成される電界が非常に高くなり接合が降伏したり、或いは、トンネル効果によるリーク電流が大きくなるためカソードベース層の不純物濃度には限界があると言う問題がある。
【0004】本発明は、カソードエミッタ層からの電子の注入効率を下げることなくカソードベース層の抵抗率を小さくし、耐圧を高くすることが出来る構造を提案することである。
【0005】
【課題を解決するための手段】本発明にかかるGTOは、カソードエミッタ層,カソードベース層,アノードベース層およびアノードエミッタ層が順次導電型が異なるpnpnの4半導体層を有し、カソードエミッタ層は複数個に分割されており、半導体基体の一主表面に配列され、各カソードエミッタ層にはカソード電極が、アノードエミッタ層にはアノード電極が、カソードベース層には、ゲート電極が低抵抗接触されているGTOにおいて、少なくともカソードエミッタ層との接合付近のカソードベース層の禁制帯幅がアノードベース層の禁制帯幅よりも狭いことを基本とする。
【0006】
【作用】禁制帯幅が狭い方が抵抗率が小さくなるので、カソードベース層の不純物濃度を従来程度としても、カソードベース層の禁制帯幅を狭くすることにより抵抗率を小さく出来るため、ターンオフ時内部蓄積電荷の引き抜きが早くなり、ターンオフ特性を向上できる。また、カソードベース層の抵抗率を従来程度とすると不純物濃度を下げることが出来るので、カソードエミッタ層からの電子の注入効率は高くなり、かつ接合の降伏電圧も下げることが出来る。特に、アノードベース層との接合付近の抵抗率は、内部電荷の引き抜きには強く関与しないので、カソードエミッタ層との接合付近の抵抗率が問題である。本発明では、特にカソードエミッタ層との接合付近の禁制帯幅を狭くし、アノードベース層側を同じとしたので、接合の降伏電圧を低下させずにカソードエミッタ層からの電子の注入を高くすることが出来き、さらにターンオフ動作を向上できる。注入効率をさらに向上させる場合は、カソードエミッタ層の禁制帯幅がカソードベース層よりも広くなるような、ヘテロ接合構造とする。
【0007】
【実施例】図1は、実施例のGTO断面構造である。このGTOはアノードエミッタ層1をp型、アノードベース層2をn型、カソードベース層をp型。カソードエミッタ層4をn型としたpnpn構造を有する。アノードエミッタ層1およびアノードベース層2は、Si(禁制帯幅が1.1eV)である。カソードベース層を2つの層に分けアノードベース層側のカソードベース層31をアノードベース層の禁制帯幅と等しいSiとし、カソードエミッタ層側のカソードベース層32をアノードベース層の禁制帯幅よりも狭いSiGe(禁制帯幅が0.65eV)とした。カソードエミッタ層4は、禁制帯幅が狭いカソードベース層32と同じSiGeとした。具体的に、カソード側の製造工程を説明すれば、アノードベース層2となるSi基板を用いてまず、アノードベース層と禁制帯幅が等しいカソードベース層31を不純物拡散によって形成する。次に、このカソードベース層31上に分子線エピタキシャル法や化学的気相成長法などのエピタキシャル成長法を用いて禁制帯幅が狭いカソードベース層32およびカソードエミッタ層4を形成する。カソードエミッタ層4は、エピタキシャル成長中に導入する不純物を変えてn型とする、または、カソードベース層と同じ導電型でエピタキシャル成長した後に、不純物拡散を行いn型としてもよい。
【0008】図2は、図1のA−A′におけるバンド構造である。カソードベース層内にヘテロ接合がある。GTOが阻止状態のとき空乏層が届かない範囲にヘテロ接合の位置を設定することにより、エピタキシャル成長層界面の欠陥による耐圧低下を防ぐことが出来る。カソードベース層内で禁制帯幅Egが変化するためエネルギー準位の不連続が生じるが、アノードベース層2を拡散してきた正孔は、禁制帯幅が狭く価電子帯のエネルギー準位Evの高いカソードベース層32に流れやすくなる。このカソードベース層32にゲート電極が低抵抗接触されているので、ターンオフ動作するときに、内部蓄積電荷の排出が高速化しターンオフが早くなる。さらに、正孔がカソードベース層32に流れ込みやすいため、カソードエミッタ層4からの電子の注入効率も高くなり、カソードエミッタ層4,カソードベース層31,32およびアノードベース層2で構成される、npnトランジスタの電流増幅率が大きくなるためターンオフ特性が向上する。
【0009】図3は、カソードベース層3全体をアノードベース層の禁制帯幅よりも狭いSiGeとしたものである。カソードエミッタ層4は、図1の実施例と同じくSiGeとした。具体的に、カソード側の製造工程を説明すれば、アノードベース層2となるSi基板を用いてまず、このアノードベース層2上に分子線エピタキシャル法や化学的気相成長法などのエピタキシャル成長法を用いて禁制帯幅が狭いカソードベース層3およびカソードエミッタ層4を形成する。なお、カソードエミッタ層4は、エピタキシャル成長後不純物拡散によりn型としてもよい。図4は、図3のB−B′におけるバンド構造である。カソードベース層3とアノードベース層2の接合界面がヘテロ接合となる。カソードベース層3内ではヘテロ接合がないので伝導帯のエネルギー準位Ecが連続となりエネルギー障壁がない。このためカソードエミッタ層4からカソードベース層3に注入された電子の拡散が阻止されず効率よくアノードベース層2に送られオン特性が向上する。図5は、図3と同じ断面構造においてカソードベース層3をSiGeとしシリコンとゲルマニウムの混晶比を連続的に変化させ禁制帯幅Egをカソードエミッタ層4に近付くに従い連続的に狭くしたものバンド構造である。例えばアノードベース層2との界面付近をシリコンのみとし、カソードエミッタ層4との界面付近はシリコンとゲルマニウムの比を1:1となるようにシリコンとゲルマニウムの混晶比を変化させながらエピタキシャル成長をする。カソードベース層3に相当するエピタキシャル成長後、シリコンとゲルマニウムの混晶比をそのままとしてカソードエミッタ層4をエピタキシャル成長させたものである。伝導帯のエネルギー準位Evに傾きが出来るためカソードベース層に到達した正孔は、エネルギー準位の高いカソードエミッタ層4との接合付近へ移動しやすくなる。カソードエミッタ層4との接合付近の正孔濃度が高くなるため、図2に示したと同様にターンオフ動作が高速化しかつカソードエミッタ層4からの電子の注入効率を向上することが出来る。
【0010】図6は、カソードベース層3をアノードベース層の禁制帯幅よりも狭いSiGeとし、カソードエミッタ層4をカソードベース層3の禁制帯幅よりも広いSiとし、カソードベース層3とカソードエミッタ層4の界面もヘテロ接合とした例である。具体的に、カソード側の製造工程を説明すれば、アノードベース層2となるSi基板を用いてまず、このアノードベース層2上に分子線エピタキシャル法や化学的気相成長法などのエピタキシャル成長法を用いて禁制帯幅が狭いカソードベース層3を形成する。この上に、エピタキシャル成長法を用いてカソードベース層3に比べ禁制帯幅が広いカソードエミッタ層4を形成する。カソードエミッタ層4は、この実施例ではSiとしたが禁制帯幅が広いSiCやGaAsなどでもよい。
【0011】図7は、図6のC−C′におけるバンド構造である。カソードエミッタ層4とカソードベース層3の界面をヘテロ接合とすることにより、この接合における伝導帯のエネルギー障壁が大きくなり、カソードベース層3内の正孔がカソードエミッタ層4に到達することを阻止するため、カソードエミッタ層4からの電子の注入効率が向上する。
【0012】前述で4種類の実施例について説明したが、本発明は、これらの実施例を併用して構成することも出来る。また、アノードベース層とアノードエミッタ層の間にアノードベース層と同じ導電型の高不純物濃度層を形成したいわゆるpnipn 構造や、アノードベース層がアノード電極に低抵抗接触したアノード短絡構造とした場合も本発明は有効である。
【0013】
【発明の効果】以上述べたように、本発明によれば、少なくともカソードエミッタ層との接合付近のカソードベース層の禁制帯幅がアノードベース層の禁制帯幅よりも狭くすることにより、アバランシェ電圧を低下させずにカソードエミッタ層からの電子の注入を高くすることが出来き、さらにターンオフ動作を向上できる。




 

 


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