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発明の名称 薄膜光センサ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−132510
公開日 平成6年(1994)5月13日
出願番号 特願平4−278341
出願日 平成4年(1992)10月16日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 金子 好之 / 山口 宗明
要約 目的


構成
センサの各画素内で、複数ゲートを有する光センサTFTのドレイン電極14側のゲート電極4,5,6を蓄積容量の下部電極7に接続する。
特許請求の範囲
【請求項1】複数のゲート電極を有する光センサ用薄膜トランジスタと、スイッチング用薄膜トランジスタと、前記光センサ用薄膜トランジスタおよび前記スイッチング用薄膜トランジスタに接続された蓄積容量からなる画素とを含む薄膜光センサにおいて、前記光センサ用薄膜トランジスタのドレイン電極側の前記ゲート電極と前記蓄積容量の電極とが接続され同一電位に保たれることを特徴とする薄膜光センサ。
【請求項2】請求項1において、前記光センサ用薄膜トランジスタのドレイン側の前記ゲート電極に接続された蓄積容量の電極に一定の電位を与えて駆動する薄膜光センサ。
【請求項3】請求項2において、前記光センサ用薄膜トランジスタのドレイン側の前記ゲート電極に接続された蓄積容量の電極に与える一定の電位は、光センサ用薄膜トランジスタのソース電位以下である薄膜光センサ。
【請求項4】請求項1ないし3において、前記スイッチング用薄膜トランジスタ及び前記光センサ用薄膜トランジスタの半導体層が非晶質シリコンからなる薄膜光センサ。
【請求項5】請求項1ないし4に記載の薄膜光センサを用いた1次元イメージセンサ。
【請求項6】請求項1ないし4に記載の薄膜光センサを用いた2次元イメージセンサ。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、コンピュータへの画像,文字入力、あるいは、ファクシミリへの画像,文字入力、あるいは、その他の画像情報を扱うものへの画像情報入力に用いられる1次元あるいは2次元画像入力装置に関する。
【0002】
【従来の技術】ファクシミリあるいは、コンピュータのイメージスキャナなど、画像入力装置が広く普及しつつある。近年、これらの画像入力装置用に、薄膜トランジスタ(TFT)を用いた薄膜光センサが開発されている。このTFT型光センサの例が特開昭58−18978 号公報に見られる。このセンサは、図3に示されるように、TFTのソース電極31及びドレイン電極32側から光を入射して、それを非晶質シリコン(a−Si)層33に吸収させ、入射光量に応じたソース,ドレイン間電流を取出すものである。このTFT型センサは、非晶質シリコンを用いるので大面積にわたる2次元化に好適であり、かつ、従来の液晶ディスプレイ用のTFTの作製技術を流用できるという利点がある。また、この型のセンサでは、暗電流を小さく抑えることができる。その反面、ゲート電極34に与える電圧により、光励起電子の移動が阻害されるため、明電流を大きくすることは容易ではなかった。
【0003】そこで上記のようにTFT型光センサのゲート電極を複数にし、ゲート電圧の影響の小さい部分で光を吸収させて光電流を増大する構造の薄膜光センサが発明された。すなわち、特開平2−215168 号公報に開示されている。このトランジスタの一例の断面図を図4,等価回路図を図5に示す。ドレイン側,ソース側のゲート電極にはそれぞれ電圧Vg(d),Vg(s)が印加される。図4の非晶質シリコン43のAの部分で主として光を検出する。このセンサは、低い暗電流及び高い明電流を実現するので、大面積センサ用途に極めて有望な素子である。
【0004】
【発明が解決しようとする課題】しかし、複数のゲート電極を有する薄膜光センサでは、電極の数が増えてしまい、センサアレイを構成したときに取り出すべき引出線の数が増大するという問題があった。図6は、図4のような光センサTFT51と、スイッチングTFT52,蓄積容量53からなる画素を2次元配列した場合の等価回路図の例である。これによれば、センサTFT用のゲート引出線として、センサTFTのソース電極54側のゲート電極55に電圧を与える引出線56とドレイン電極57側のゲート電極58に電圧を与える引出線59を設ける必要があり、構造が複雑になった。また、それぞれの電極に与える電圧の設定方法も不明な点が多かった。
【0005】本発明の目的は、簡単な構造で、光センサの良好な特性を充分に活用できる駆動法を有する薄膜光センサを提供することにある。
【0006】
【課題を解決するための手段】上記課題を解決するため、本発明ではドレイン電極側のゲート電極を蓄積容量の電極に各画素内で接続した。特に、その接続に当たっては、同一金属層で両電極を形成する構造とした。さらに、それらの電極に与える電圧をセンサTFTのソース電位以下の一定の電位に設定して駆動した。
【0007】
【作用】光センサの複数のゲート電極のうち、ドレイン電極側のゲート電極を蓄積容量の電極に各画素内で接続することにより、センサ領域の外側へ引出配線をする必要がなくなり、構造が簡易化される。また、その接続には同一の金属層が使用可能なので、実現が容易である。ゲート電極及びそれに接続された蓄積容量の電極の電位を光センサのソース電極の電位の値以下に設定すると、暗電流を低く保ったまま高い明電流を得ることができる。
【0008】
【実施例】〈実施例1〉以下、本発明の一実施例として2次元のイメージセンサについて説明する。図1は本実施例による薄膜光センサの画素部の断面図、図2はその平面図である。図2のA−Aに沿った断面図が図1である。この光センサの作製プロセスは次の通りである。すなわち、ガラス基板1上に、光センサ用TFTの下部遮光膜2として200nmのCrをスパッタリング法により堆積し、通常のフォトリソグラフィ法を用いてパターニングする。ついでCVD法によりSiO2(600nm)絶縁膜層3を堆積する。その後、再びスパッタリング法により厚さ150nmのCrによりスイッチングTFT用のゲート電極4,光センサ用TFTのゲート電極5,6、及び蓄積容量の下部電極7を形成する。次に、CVD法によりゲート絶縁膜である窒化シリコン(SiN)8,半導体層の非晶質シリコン(a−Si)9をそれぞれ300nm,300nmの厚さに堆積する。さらに同じくプラズマCVD法により、オーミックコンタクトを取るためのn型a−Si10も2層に続いて堆積する。厚さは60nmである。プラズマCVD法は、真空容器中にモノシランSiH4 をベースにしたガスを導入し、RFパワーを加えることによりプラズマを形成し、これにより分解したSiおよび水素を基板上に堆積する。この場合、a−Siが形成されるが、SiH4 とともに窒素やアンモニアを導入すればSiNが形成される。またホスフィン(PH3)を導入すれば、n型不純物である燐をドープしたa−Siを形成することができる。これらは、ゲート絶縁膜やオーミックコンタクト層となる。膜堆積後のa−Si層はパターニングされる。
【0009】つぎに光センサTFTやスイッチングTFTの上部電極として、ソース電極11,12とドレイン電極13,14及び蓄積容量の上部電極15を形成する。電極11,14及び15は接続されている。ソース電極12は、コンタクトホール(図2)を介して蓄積容量の下部電極7と接続されている。電極材料はCrとAlの二層膜を用いる。Crはa−SiとAlの反応を防止するためのバッファ層であり、Alは電極の低抵抗化のためである。各々の膜厚は80nm,800nmである。CrとAlの二層膜は、この後、パターニングされる。パターン化されたソースおよびドレイン電極をマスクとしてn型a−Si層もエッチングする。これは、セルファライン工程となる。
【0010】この後、チャネル保護膜としてプラズマCVDによるSiNを用いてスイッチング用TFT及び光センサ用TFTの保護膜16を設け、次にスイッチング用TFTの上方にはソース・ドレイン電極と重畳するようにAlの1μmを用いて上部遮光膜17を形成する。すなわち、この遮光膜によって、明状態や暗状態にかかわらずスイッチング用TFTの良好な動作が可能になる。
【0011】このような作製方法で本発明に特徴的なことは、光センサ用TFTのドレイン側のゲート電極5と蓄積容量の下部電極7が同一のCr金属層で形成されてかつ接続されている点である。これにより、引出線の数を低減することができる。
【0012】図7は薄膜光センサを2次元に配列したものの等価回路である。各画素は、上述のように光センサ用TFT101,スイッチング用TFT102及び蓄積容量103から成る。光センサ用TFTの四つの端子のうち、ドレイン側のゲート電極5は蓄積容量の下部電極7に接続され、ある電圧Vg(d)に固定される。ソース側のゲート電極6は別の電圧Vg(s)に固定される。ドレイン電極14はスイッチングTFTのソース電極11と接続される(図2)。ソース電極には上記電圧Vg(d)が印加される。スイッチング用TFTの残りの端子については、ゲート電極4が垂直走査線104に接続され、ドレイン電極13が水平走査線105に接続されている。水平走査線105及び蓄積容量の上部電極15はスイッチング用TFTのソース,ドレイン電極と同時に形成され、垂直走査線104はスイッチング用TFTのゲート電極と同時に形成される。各水平走査線は、水平走査回路に接続され、また、各垂直走査線は垂直走査回路に接続されている。
【0013】この2次元薄膜光センサの走査方法は、次の通りである。
【0014】■垂直走査線G1に接続された全てのスイッチングTFTを所定時間t0 だけオン状態にする。この走査により垂直走査線G1に接続された各画素の蓄積容量が充電される。この走査を垂直走査線G2からGnまで、順次、行う。
【0015】■T=(n−1)×t0 後に垂直走査線G1に接続されたスイッチングTFTが再びオン状態になる。この期間Tの間に光センサ用TFTが蓄積容量に保持された電荷を放電する。この放電電荷量は、光センサに入射する光の量によって決まる。さて、2度目のG1の選択時間は、t1 である。この時間t1 の間に水平走査線D1〜Dmを通じて、放電電荷量が読み出される。この場合の電荷量の読み出し方は、時間t1 をm分割して各水平走査線毎に順次読み出す(すなわち、水平走査線一本あたりの読み出し時間はt1 /m秒)方法と、各水平走査線の読み出しに時間t1 を充てて、垂直走査線G1に連なる画素の充電電荷量を同時に読み出す方法がある。本発明による光センサでは、いずれの方式も可能である。
【0016】■垂直走査線G1に接続された全てのスイッチングTFTをオフ状態にする。
【0017】■次段の垂直走査線G2に接続された全てのスイッチングTFTを時間t1 だけオン状態にし、上記■と同じ操作を行った後、スイッチングTFTをオフ状態にする。
【0018】■同様に上記■〜■を、垂直走査線Gnまで行い、読み出しが完了する。画面一枚あたりの読み出し時間はn×(t0+t1)秒である。
【0019】ところで、光センサTFTのゲート電圧は、走査時間にわたり一定の電圧に保たれる。この電圧が上に述べたVg(d),Vg(s)である。この電圧の値は、明電流と暗電流の比ができるだけ大きくなるように設定される。
【0020】図8は、その電圧条件を定めるのに必要な光センサTFTの電流−電圧特性図である。暗電流を低くするには、Vg(s)の値としては負電圧に設定するのが望ましい。しかもその場合のVg(d)の値は、0V以下とするのが望ましい。本実施例では、Vg(s)=−10V,Vg(d)=0Vとした。
【0021】さて、本実施例では、上に述べたように、光センサTFTのソース電極と蓄積容量の下部電極は、絶縁膜に設けられたコンタクトホールを通じて画素内で接続されている(図2)ので、電圧供給線の数は一層低減されている。
【0022】〈実施例2〉本発明の他の実施例として、図9を用いて1次元イメージセンサについて説明する。光センサTFT101,スイッチングTFT102,蓄積容量103一組で画素を構成する点や各電極の接続方法及び電圧条件は、実施例1の場合と同じである。センサの走査は、まず主走査回路により、スイッチングTFTのゲートを順次オンして、主走査方向の走査を行う。次に副走査としてセンサあるいは原稿を微少量動かす。以下、順次、主走査,副走査を繰り返すことにより、画像読み取りが完了する。
【0023】さて、本発明は蓄積容量を用いた複数ゲートを有するTFT型光センサの構成に関するものである。この意味において、本発明は実施例に限定されない。例えば、ゲート電極はCrに限らずAlやTaであってもよいし、ゲート絶縁膜はSiNやSiO2 に限らずAl23やTa25あるいはこれらの組合せであってもよい。またTFTの半導体材料は、非晶質シリコンに限らず多結晶シリコンであってもよい。
【0024】
【発明の効果】光センサの複数のゲート電極のうち、ドレイン電極側のゲート電極を蓄積容量の電極に各画素内で接続することにより、センサ領域の外側へ引出配線の数を低減することができる。また、その接続に同一の金属層を使用することにより、画素構成を簡単にすることができる。さらにゲート電極及びそれに接続された蓄積容量の電極の電位を光センサのソース電極の電位の値以下に設定すると、暗電流を低く保ったまま高い明電流を得ることができる。特に、それらの電位を等しく設定すると構造をより簡単にすることができる。




 

 


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