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発明の名称 同期式分周回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−97818
公開日 平成6年(1994)4月8日
出願番号 特願平4−266730
出願日 平成4年(1992)9月9日
代理人 【弁理士】
【氏名又は名称】徳若 光政
発明者 永山 義治 / 増澤 和孝 / 吉原 和弘
要約 目的
通信データを欠落させることなく確実に同期リセットしうる同期式分周回路を実現する。これにより、同期式分周回路を含むマルチプレクサひいては光伝送システム等の信頼性を高め、その伝送レートの高速化を推進する。

構成
実質的に直列形態とされかつ各ビットのマスターラッチリセット入力端子Rmに共通の同期リセット信号FPIを受けるマスタースレーブ型フリップフロップFF1〜FF3を含む同期式分周回路FDCにおいて、例えば最終ビットのフリップフロップFF3のスレーブラッチリセット入力端子Rsに同期リセット信号FPIを入力するとともに、同期リセット信号FPIがハイレベルとされる間、最終ビットのフリップフロップFF3の出力信号QPの直前の論理レベルを保持する出力ラッチOLTを設ける。
特許請求の範囲
【請求項1】 直列形態とされかつその全ビットのマスターラッチリセット入力端子ならびに所定ビットのスレーブラッチリセット入力端子に共通の同期リセット信号を受ける複数ビットのマスタースレーブ型フリップフロップと、上記所定ビットのマスタースレーブ型フリップフロップの出力信号を所定期間保持する出力ラッチとを含むことを特徴とする同期式分周回路。
【請求項2】 上記出力ラッチは、上記同期リセット信号が無効レベルとされるとき上記所定ビットのマスタースレーブ型フリップフロップの出力信号をそのまま伝達し、上記同期リセット信号が有効レベルとされるとき上記所定ビットのマスタースレーブ型フリップフロップの出力信号の直前の論理レベルを保持するものであることを特徴とする請求項1の同期式分周回路。
【請求項3】 上記所定ビットのマスタースレーブ型フリップフロップは、最終ビットのマスタースレーブ型フリップフロップであることを特徴とする請求項1又は請求項2の同期式分周回路。
【請求項4】 上記同期式分周回路は、光伝送システムのNビットマルチプレクサに含まれるものであって、上記同期リセット信号は、N又はn×Nサイクルごとに周期的に有効レベルとされるものであることを特徴とする請求項1,請求項2又は請求項3の同期式分周回路。
発明の詳細な説明
【0001】
【産業上の利用分野】この発明は、同期式分周回路に関し、例えば、光伝送システムのマルチプレクサを構成する同期式分周回路に利用して特に有効な技術に関する。
【0002】
【従来の技術】直列形態とされる所定ビットのフリップフロップからなる分周回路(分周カウンタ)がある。また、分周回路を構成するフリップフロップを所定の同期リセット信号に従って同期リセットさせるいわゆる同期式分周回路がある。さらに、同期式分周回路によって制御されるマルチプレクサがあり、このようなマルチプレクサを備える光伝送システムがある。
【0003】分周回路(分周カウンタ)については、例えば、1979年7月25日、株式会社ラジオ技術社発行の横井与次郎著『ディジタルIC実用回路マニュアル』第169頁等に記載されている。
【0004】
【発明が解決しようとする課題】本願発明者等は、この発明に先立って、図5に示されるような同期式分周回路FDCを開発し、この同期式分周回路FDCを含む光伝送システム用のマルチプレクサを開発した。同期式分周回路FDCは、実質的に直列形態とされる3個のマスタースレーブ型フリップフロップFF1〜FF3を含み、これらのフリップフロップの非反転出力信号Qは、同期式分周回路FDCの第1ないし第3ビットの出力信号Q1〜Q3としてマルチプレクサに供給される。同期式分周回路FDCを構成するフリップフロップFF1〜FF3のデータ入力端子Dは、対応する反転出力端子QB(ここで、それが有効とされるとき選択的にロウレベルとされるいわゆる反転信号及び反転出力端子等については、その名称の末尾にBを付して表す。以下同様)にそれぞれ結合され、そのマスターラッチリセット入力端子Rmには、所定の同期リセット信号FPIが共通に供給される。また、フリップフロップFF1のクロック入力端子Cには、多重化後の伝送回線のデータレートに対応するクロック信号CLKが供給され、フリップフロップFF2及びFF3のクロック入力端子Cには、実質的なクロック信号として、前段のフリップフロップFF1及びFF2の非反転出力信号Qがそれぞれ供給される。
【0005】これらのことから、フリップフロップFF1の非反転出力信号Qすなわち同期式分周回路FDCの第1ビットの出力信号Q1は、図6に示されるように、クロック信号CLKの立ち下がりエッジを受けて交互にハイレベルからロウレベルに変化し、フリップフロップFF2及びFF3の非反転出力信号Qすなわち同期式分周回路FDCの第2及び第3ビットの出力信号Q2及びQ3は、それぞれ前段のフリップフロップFF1及びFF2の非反転出力信号Qすなわち出力信号Q1及びQ2の立ち下がりエッジを受けて交互にハイレベルからロウレベルに変化するものとなる。同期式分周回路FDCの出力信号Q1〜Q3は図1に示されるようなマルチプレクサに供給され、これらの出力信号Q1〜Q3に従った8チャンネル分の通信データの多重化が行われる。
【0006】ところで、図5の同期式分周回路FDCは、同期リセット信号FPIによるいわゆる同期リセット方式を採る。この同期リセット信号FPIは、図6に示されるように、例えばクロック信号CLKの8サイクルを周期として周期的にかつクロック信号CLKの1サイクル分の期間だけハイレベルとされ、同期式分周回路FDCを構成するフリップフロップFF1〜FF3の非反転出力信号Qすなわち同期式分周回路FDCの第1ないし第3ビットの出力信号Q1〜Q3は、そのマスターラッチリセット入力端子Rmに供給される同期リセット信号FPIが対応するクロック信号の立ち下がりエッジにおいてハイレベルとされるとき選択的にリセットされる。このため、フリップフロップFF1の非反転出力信号Qすなわち出力信号Q1は、同期リセット信号FPIがハイレベルとされるごとにクロック信号CLKの立ち下がりエッジに同期してリセットされ、フリップフロップFF2及びFF3の非反転出力信号Qすなわち出力信号Q2及びQ3は、少なくとも同期リセット信号FPIの3サイクル以内には前段のフリップフロップFF1又はFF2の非反転出力信号Qすなわち出力信号Q1又はQ2つまりはクロック信号CLKの立ち下がりエッジに同期してリセットされる。
【0007】ところが、光伝送システムの伝送レートの高速化が進みクロック信号CLKの周波数が高くなるにしたがって、上記のような従来の同期式分周回路FDCには次のような問題点が生じることが本願発明者等によって明らかとなった。すなわち、上記同期式分周回路FDCでは、同期リセット信号FPIがハイレベルとされる間にまずフリップフロップFF1の非反転出力信号Qすなわち出力信号Q1がクロック信号CLKの立ち下がりエッジを受けてリセットされ、この出力信号Q1の立ち下がりエッジを受けてフリップフロップFF2の非反転出力信号Qすなわち出力信号Q2が、さらにこの出力信号Q2の立ち下がりエッジを受けてフリップフロップFF3の非反転出力信号Qすなわち出力信号Q3がそれぞれ順次リセットされる。したがって、例えば図7に示されるように、クロック信号CLKに対する同期リセット信号FPIの相対的時間関係がわずかに早まった場合、前段のフリップフロップFF1の信号伝達遅延時間によってフリップフロップFF2の非反転出力信号Qすなわち出力信号Q2の立ち下がりエッジが同期リセット信号FPIのハイレベル期間から外れ、フリップフロップFF3のリセットが正常に行われなくなる。この結果、光伝送システムの信頼性が低下し、あくまで信頼性を保持しようとするとその高速化が制約を受ける。
【0008】これに対処するため、本願発明者等は、図8に示されるように、同期リセット信号FPIをフリップフロップFF3のスレーブラッチリセット入力端子Rsにも入力して、フリップフロップFF3のリセット動作を確実に行うべく改良を加えた。しかし、この方法を採った場合、図9に示されるように、フリップフロップFF3の非反転出力信号Qすなわち出力信号Q3が同期リセット信号FPIの立ち上がりエッジでリセットされるため、正常な多重化動作が行われているマルチプレクサにおいて斜線部分の通信データの欠落が生じる。
【0009】この発明の目的は、通信データを欠落させることなく確実に同期リセットしうる同期式分周回路を提供することにある。この発明の他の目的は、同期式分周回路を含むマルチプレクサひいては光伝送システム等の信頼性を高め、その伝送レートの高速化を推進することにある。
【0010】この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【0011】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、実質的に直列形態とされかつ各ビットのマスターラッチリセット入力端子に共通の同期リセット信号を受ける複数のマスタースレーブ型フリップフロップを含む同期式分周回路において、例えば最終ビットのフリップフロップのスレーブラッチリセット入力端子に同期リセット信号を入力するとともに、同期リセット信号がハイレベルとされる間、最終ビットのフリップフロップの出力信号の直前の論理レベルを保持する出力ラッチを設ける。
【0012】
【作用】上記手段によれば、最終ビットのフリップフロップを同期リセット信号によって確実にリセットし、同期式分周回路の同期リセット動作を安定化できるとともに、同期リセット信号がハイレベルとされる間、最終ビットのフリップフロップの出力信号を出力ラッチによって保持し、通信データの欠落を防止することができる。この結果、同期式分周回路を含むマルチプレクサひいては光伝送システム等の信頼性を高め、その伝送レートの高速化を推進することができる。
【0013】
【実施例】図1には、この発明が適用された同期式分周回路FDCを含むマルチプレクサの一実施例のブロック図が示され、図2には、その一実施例の信号波形図が示されている。これらの図をもとに、まずこの実施例のマルチプレクサの構成及び動作の概要について説明する。なお、この実施例のマルチプレクサは、特に制限されないが、光伝送システムに含まれる。また、図1の各ブロックを構成する回路素子は、特に制限されないが、公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上に形成される。
【0014】図1において、マルチプレクサはいわゆる8ビット(Nビット)マルチプレクサであって、図示されない前段回路からパラレルに供給される8ビットの通信データD0〜D7を一つの通信データMDとして多重化する。マルチプレクサは、通信データD0〜D7を同期式分周回路FDCの第3ビットの出力信号Q3の立ち下がりエッジに同期して取り込み、クロック信号CLKの8サイクルに相当する期間だけ保持するデータ入力バッファBFIを備える。このデータ入力バッファBFIの通信データD0〜D3に対応する4ビットの出力信号は、そのままデータセレクタSL1の第1ないし第4の入力端子に伝達され、通信データD4〜D7に対応する残り4ビットの出力信号は、データラッチDL1を介してデータセレクタSL1の第5ないし第8の入力端子に伝達される。
【0015】データラッチDL1は、データ入力バッファBFIによって保持される4ビットの通信データD4〜D7を同期式分周回路FDCの第3ビットの出力信号Q3の立ち下がりエッジに同期して取り込み、クロック信号CLKの8サイクルに相当する期間だけ保持する。また、データセレクタSL1は、同期式分周回路FDCの第3ビットの出力信号Q3がロウレベルとされるとき、データ入力バッファBFIから直接伝達される4ビットの通信データD0〜D3を選択し、同期式分周回路FDCの出力信号Q3がハイレベルとされるとき、データラッチDL1を介して伝達される残り4ビットの通信データD4〜D7を選択する。データセレクタSL1の出力信号の2ビットは、そのままデータセレクタSL2の第1及び第2の入力端子に伝達され、残り2ビットは、データラッチDL2を介してデータセレクタSL2の第3及び第4の入力端子に伝達される。
【0016】データラッチDL2は、データセレクタSL1を介して伝達される2ビットの通信データD2及びD3あるいはD6及びD7を同期式分周回路FDCの第2ビットの出力信号Q2の立ち下がりエッジに同期して取り込み、クロック信号CLKの4サイクルに相当する期間だけ保持する。また、データセレクタSL2は、同期式分周回路FDCの第2ビットの出力信号Q2がロウレベルとされるとき、データセレクタSL1から直接伝達される2ビットの通信データD0及びD1あるいはD4及びD5を選択し、同期式分周回路FDCの出力信号Q2がハイレベルとされるとき、データセレクタSL1からデータラッチDL2を介して伝達される残り2ビットの通信データD2及びD3あるいはD6及びD7を選択する。データセレクタSL2の出力信号の1ビットは、そのままデータセレクタSL3の第1の入力端子に伝達され、残り1ビットは、データラッチDL3を介してデータセレクタSL3の第2の入力端子に伝達される。
【0017】データラッチDL3は、データセレクタSL2を介して伝達される1ビットの通信データD1,D3,D5又はD7を同期式分周回路FDCの第1ビットの出力信号Q1の立ち下がりエッジに同期して取り込み、クロック信号CLKの2サイクルに相当する期間だけ保持する。また、データセレクタSL3は、同期式分周回路FDCの第1ビットの出力信号Q1がロウレベルとされるとき、データセレクタSL2から直接伝達される1ビットの通信データD0,D2,D4又はD6を選択し、同期式分周回路FDCの出力信号Q1がハイレベルとされるとき、データセレクタSL2からデータラッチDL3を介して伝達される残り1ビットの通信データD1,D3,D5又はD7を選択する。データセレクタSL3の出力信号は、クロック信号CLKの立ち上がりエッジに同期してデータ出力バッファBFOに取り込まれた後、通信データMDとして図示されない後段回路に伝達される。これらの結果、通信データD0〜D7は、図2に示されるように、クロック信号CLKに従って順次1ビットずつ選択され、クロック信号CLKの8サイクルを1フレームとする通信データMDとして多重化される。
【0018】この実施例において、同期式分周回路FDCには、特に制限されないが、クロック信号CLKの8サイクルすなわち通信データMDの1フレームを周期としかつクロック信号CLKの1サイクルに相当する期間だけハイレベルとされる同期リセット信号FPIが供給される。この同期リセット信号FPIは、後述するように、同期式分周回路FDCの同期リセットに供され、これによって多重化後の通信データMDと伝達回線との間のフレーム同期がとられる。
【0019】図3には、図1のマルチプレクサに含まれる同期式分周回路FDCの一実施例の回路図が示され、図4には、その一実施例の信号波形図が示されている。これらの図をもとに、この実施例の同期式分周回路FDCの具体的構成及び動作ならびにその特徴について説明する。
【0020】図3において、この実施例の同期式分周回路FDCは、3ビットのマスタースレーブ型フリップフロップFF1〜FF3を含む。このうち、第1ビットのフリップフロップFF1のクロック入力端子Cにはクロック信号CLKが供給され、第2及び第3ビットのフリップフロップFF2及びFF3のクロック入力端子Cには、第1及び第2ビットのフリップフロップFF1及びFF2の非反転出力信号Qがそれぞれ供給される。また、フリップフロップFF1〜FF3のデータ入力端子Dには、対応する反転出力信号QBがそれぞれ供給され、そのマスターラッチリセット入力端子Rmには、同期リセット信号FPIが共通に供給される。フリップフロップFF1の非反転出力信号Qは、前述のように、同期式分周回路FDCの第1ビットの出力信号Q1としてデータラッチDL3及びデータセレクタSL3に供給され、フリップフロップFF2の非反転出力信号Qは、同期式分周回路FDCの第2ビットの出力信号Q2としてデータラッチDL2及びデータセレクタSL2に供給される。
【0021】この実施例において、同期リセット信号FPIは、同期式分周回路FDCの第3ビットつまり最終ビットのフリップフロップFF3のスレーブラッチリセット入力端子Rsにも入力される。また、同期式分周回路FDCは、さらに、そのデータ入力端子DにフリップフロップFF3の非反転出力信号Qすなわち内部信号QPを受けその反転クロック入力端子CBに同期リセット信号FPIを受ける出力ラッチOLTを含む。この出力ラッチOLTの非反転出力信号Qは、同期式分周回路FDCの第3ビットの出力信号Q3として、データ入力バッファBFI,データラッチDL1及びデータセレクタSL1に供給される。ここで、出力ラッチOLTは、その反転クロック入力端子CBに入力される同期リセット信号FPIがロウレベル(無効レベル)とされるとき、そのデータ入力端子Dに供給されるフリップフロップFF3の非反転出力信号Qすなわち内部信号QPをそのまま伝達し、その非反転出力信号Qすなわち出力信号Q3とする。また、同期リセット信号FPIがハイレベル(有効レベル)とされるとき、いわゆるラッチ状態となって、同期リセット信号FPIがロウレベルに戻されるまでの間内部信号QPの直前の論理レベルを保持し続ける。
【0022】これらのことから、フリップフロップFF1は、クロック信号CLKに従って歩進される1ビットのバイナリカウンタとして作用し、その非反転出力信号Qすなわち同期式分周回路FDCの第1ビットの出力信号Q1は、図4に示されるように、クロック信号CLKの立ち下がりエッジに同期して交互にハイレベル又はロウレベルとされる。同様に、フリップフロップFF2は、フリップフロップFF1の非反転出力信号Qすなわち出力信号Q1に従って歩進される1ビットのバイナリカウンタとして作用し、その非反転出力信号Qすなわち同期式分周回路FDCの第2ビットの出力信号Q2は、出力信号Q1の立ち下がりエッジに同期して交互にハイレベル又はロウレベルとされる。
【0023】さらに、フリップフロップFF3は、フリップフロップFF2の非反転出力信号Qすなわち出力信号Q2に従って歩進される1ビットのバイナリカウンタとして作用し、その非反転出力信号Qすなわち内部信号QPは、出力信号Q2の立ち下がりエッジに同期して交互にハイレベル又はロウレベルとされる。フリップフロップFF3の非反転出力信号Qすなわち内部信号QPは、同期リセット信号FPIがロウレベルとされるとき、出力ラッチOLTによってその非反転出力端子Qにそのまま伝達され、同期式分周回路FDCの第3ビットの出力信号Q3となる。また、同期リセット信号FPIがハイレベルとされるとき、その直前の論理レベルが出力ラッチOLTによって保持され、同期リセット信号FPIが再びロウレベルに戻されるまでの間、出力信号Q3として出力される。
【0024】一方、フリップフロップFF1は、マスターラッチリセット入力端子Rmに同期リセット信号FPIが入力されるため、その非反転出力信号Qすなわち同期式分周回路FDCの第1ビットの出力信号Q1は、同期リセット信号FPIがハイレベルとされるときクロック信号CLKの立ち下がりエッジに同期して選択的にリセットされ、ロウレベルとされる。同様に、フリップフロップFF2は、マスターラッチリセット入力端子Rmに同期リセット信号FPIが入力されるため、その非反転出力信号Qすなわち同期式分周回路FDCの第2ビットの出力信号Q2は、同期リセット信号FPIがハイレベルとされるときフリップフロップFF1の非反転出力信号Qすなわち出力信号Q1の立ち下がりエッジに同期して選択的にリセットされ、ロウレベルとされる。
【0025】さらに、フリップフロップFF3は、マスターラッチリセット入力端子Rm及びスレーブラッチリセット入力端子Rsに同期リセット信号FPIが入力されるため、その非反転出力信号Qすなわち内部信号QPは、フリップフロップFF2の非反転出力信号Qすなわち出力信号Q2に関係なく同期リセット信号FPIのハイレベルを受けて無条件にリセットされ、ロウレベルとされる。このとき、内部信号QPの直前の論理レベルは、前述のように、同期リセット信号FPIがハイレベルとされることで出力ラッチOLTによって保持され、同期リセット信号FPIが再びロウレベルに戻されるまでの間、同期式分周回路FDCの第3ビットの出力信号Q3として出力される。
【0026】したがって、この実施例の同期式分周回路FDCでは、クロック信号CLKに対する同期リセット信号FPIの相対的時間関係がわずかに早まった場合でも、フリップフロップFF3を確実にリセットすることができ、これによって同期式分周回路FDCの同期リセット動作が安定化される。また、フリップフロップFF3のリセット後は、その非反転出力信号Qすなわち内部信号QPの直前の論理レベルが出力ラッチOLTによって保持されるために、同期式分周回路FDCの第3ビットの出力信号Q3のタイミングマージンを確保することができ、マルチプレクサにおける通信データの欠落を防止することができる。これらの結果、同期式分周回路FDCを含むマルチプレクサひいては光伝送システムの信頼性を高め、その伝送レートの高速化を推進できるものとなる。
【0027】以上の本実施例に示されるように、この発明を光伝送システムのマルチプレクサを構成する同期式分周回路に適用することで、次のような作用効果を得ることができる。すなわち、(1)実質的に直列形態とされかつ各ビットのマスターラッチリセット入力端子に共通の同期リセット信号を受ける複数ビットのマスタースレーブ型フリップフロップからなる同期式分周回路において、例えば最終ビットのフリップフロップのスレーブラッチリセット入力端子に同期リセット信号を入力するとともに、同期リセット信号がハイレベルとされる間、最終ビットのフリップフロップの出力信号の直前の論理レベルを保持する出力ラッチを設けることで、最終ビットのフリップフロップを同期リセット信号によって確実にリセットし、同期式分周回路の同期リセット動作を安定化できるという効果が得られる。
【0028】(2)上記(1)項により、同期リセット信号がハイレベルとされる間、最終ビットのフリップフロップの出力信号を出力ラッチによって保持し、通信データの欠落を防止することができるという効果が得られる。
(3)上記(1)項及び(2)項により、同期式分周回路を含むマルチプレクサひいては光伝送システム等の信頼性を高め、その伝送レートの高速化を推進することができるという効果が得られる。
【0029】以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図1において、マルチプレクサのタイミングマージンが充分であるならば、データ入力バッファBFIをデータラッチDL1として併用することができる。マルチプレクサは、任意のビット数の通信データを多重化できるし、そのブロック構成は種々の実施形態を採りうる。図2において、同期リセット信号FPIは、クロック信号CLKの1フレームすなわちNサイクルの整数n倍であることを条件に、任意の周期を採りうる。また、マルチプレクサによる通信データD0〜D7の組み合わせならびに多重化順序は、この実施例による制約を受けない。
【0030】図3において、同期式分周回路FDCは、マルチプレクサによって多重化される通信データのビット数に応じて、任意数のマスタースレーブ型フリップフロップを含むことができる。また、そのスレーブラッチリセット入力端子Rsに同期リセット信号FPIが入力されかつその後段に出力ラッチOLTが設けられるフリップフロップは、同期式分周回路FDCを構成するフリップフロップの信号伝達遅延時間に応じてそのビット位置及び数を任意に設定することができる。つまり、各段のフリップフロップの信号伝達遅延時間が大きい場合には、第2ビットのフリップフロップFF2についても同様な処置が必要となり、また同期式分周回路FDCが4ビット以上のフリップフロップからなる場合には、複数のフリップフロップにおいて同様な処置が必要となる。さらに、同期式分周回路FDCの具体的構成やクロック信号CLK及び同期リセット信号FPIならびに各内部信号の組み合わせ及び論理レベル等は、種々の実施形態を採りうる。
【0031】以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野である光伝送システムのマルチプレクサに含まれる同期式分周回路に適用した場合について説明したが、それに限定されるものではなく、例えば、同期式分周回路として単体で形成されるものや他の各種の伝送システムに含まれる同様な同期式分周回路にも適用できる。この発明は、少なくとも直列形態とされる複数のマスタースレーブ型フリップフロップからなる同期式分周回路ならびにこのような同期式分周回路を含むシステムに広く適用できる。
【0032】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、実質的に直列形態とされかつ各ビットのマスターラッチリセット入力端子に共通の同期リセット信号を受ける複数のマスタースレーブ型フリップフロップからなる同期式分周回路において、例えば最終ビットのフリップフロップのスレーブラッチリセット入力端子に同期リセット信号を入力するとともに、同期リセット信号がハイレベルとされる間、最終ビットのフリップフロップの出力信号の直前の論理レベルを保持する出力ラッチを設けることで、最終ビットのフリップフロップを同期リセット信号により確実にリセットし、同期式分周回路の同期リセット動作を安定化できるとともに、同期リセット信号がハイレベルとされる間、最終ビットのフリップフロップの出力信号を出力ラッチによって保持し、通信データの欠落を防止することができる。この結果、同期式分周回路を含むマルチプレクサひいては光伝送システム等の信頼性を高め、その伝送レートの高速化を推進することができる。




 

 


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