米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> 株式会社日立製作所

発明の名称 排他的論理和回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−97815
公開日 平成6年(1994)4月8日
出願番号 特願平4−242956
出願日 平成4年(1992)9月11日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 パラシオス・アルベルト / 花輪 誠
要約 目的
本発明は、不確定なデータを出力しない排他的論理和回路を提供するものである。

構成
両入力信号1、2がの論理値の時は、Q1、Q2、Q8、Q9がオンになり、出力4、3はとなる。両入力信号1、2がの時は、Q3、Q4、Q5、Q6がオンになり、出力4、3は及びになる。両入力信号1、2が互いに異なる時は、Q1、Q2、Q5、Q6、Q7が出力の値の決定に供給しない。入力1、2がそれぞれ及びの時、Q3及びQ8はオンになり、出力4、3の値が及びになる。一方、入力1、2がそれぞれ及びの時、Q4及びQ9は導通状態になり、出力4、3の信号値がそれぞれ及びとなる。
特許請求の範囲
【請求項1】五個のn型MOSトランジスタ(Q1,Q2,Q7,Q8及びQ9)と、五個のp型MOSトランジスタ(Q3,Q4,Q5,Q6及びQ10)と、二つの入力(1、2)と、二つの出力(3、4)とを具備してなり、上記二つの入力に印加される信号が同じ論理値をもつ時は、上記二つの出力の一方と他方とはそれぞれとなり、上記二つの入力に印加される信号が異なる論理値をもつ時は、上記二つの出力の一方と他方とはそれぞれとなることを特徴とする論理回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、ディジタルシステムの構成要素として幅広い範囲で用いられる、排他的論理和又は排他的否定論理和の出力の機能を有する所謂排他的論理和回路の構成に関する。
【0002】
【従来の技術】排他的論理和回路の役割を果たすものとして、従来から1989年4月25日発行の飯塚哲哉編「CMOS超LSIの設計」(培風館)の頁19に図3に示すようなQ11,Q13及びQ15の三個のp型MOSトランジスタとQ12,Q14及びQ16の三個のn型MOSトランジスタから構成されている排他的論理和素子が提案されている。また、排他的論理和及び排他的否定論理和両方の出力を持つ回路に関しては、技術論文K.Yano,et al.,"A 3.8ns, CMOS 16x16-b Multiplier Using Complementary Pass-transistor Logic," IEEE Journal of Solid State Circuits, Vol.25,No.2, pp.388-395, Apr.1990に8個のゲートで構成できる素子が述べられている。
【0003】
【発明が解決しようとする課題】上記の図3のような排他的論理和を用いるときは、図4に示すように図3の素子の入力5及び入力6の信号100及び110の変化とその変化の順序によって、図3の素子の出力8の信号150の値がからへ及びからへ変化するとき、図4に示すような個所にデータが不確定である間隔を持つ。このような特徴を持つ回路は加算器等の構成要素とするとき、演算の処理速度に影響を及ぼす恐れがある。また、排他的否定論理和の出力を前記の素子の出力を否定素子で得ることができるが、時間遅延が付加されてしまう。そこで、両方の排他的否定論理和及び排他的論理和を同時に出力する素子が望ましい。
【0004】従って本発明の目的とするところは、前記の不確定なデータの間隔を持たないく、しかも、排他的論理和及び排他的否定論理和の出力を持つ回路を提供することである。
【0005】
【課題を解決するための手段】一組のn型MOSトランジスタQ1とQ2及び一組p型MOSトランジスタQ5とQ6が、Q1のソース端子をQ2のドレイン端子に及びQ6のソース端子をQ5のドレイン端子に接続する。また、二個のp型MOSトランジスタQ3とQ4のドレイン端子は、Q1とQ2のトーテムのQ1のドレインに接続して、この接続点を排他的論理和出力端子とする。Q5とQ6のトーテムのQ6のドレイン端子を一個のn型MOSトランジスタQ7のゲート端子に接続して、この接続点を排他的否定論理和出力端子とする。そして、Q7のドレイン端子を排他的論理和出力端子に接続し、Q2及びQ7のソース端子をグランド(GNDと表す)に接続する。また、二個のn型MOSトランジスタQ8とQ9のドレイン端子を排他的否定論理和出力端子に接続する。そして、Q3のソース端子をQ8,Q6、Q4及びQ1のゲート端子に、並びにQ9のソース端子に接続して、この接続点を一つの入力端子とする。Q4のソース端子をQ9,Q5、Q3及びQ2のゲート端子に、並びにQ8のソース端子に接続して、この接続点をもう一つの入力端子とする。一個のp型MOSトランジスタQ10のドレイン端子を排他的否定論理和出力端子に、Q10のゲート端子を排他的論理和出力端子に接続する。Q5及びQ10のソース端子を電源(VDDと表す)に接続する。前記の二本の入力及び二本の出力をもち、入力信号の変化に直接に伴う出力信号の変化を実現する構造の論理回路を用いることによって上記の目的が達成される。
【0006】
【作用】上記の装置の構造を図示する図1を用いて、本発明の手段の作用を以下に説明する。入力1と2の信号(100と110)が両方とものとき、Q1及びQ2が導通状態になり出力4の信号値(130)をにする。同時に、Q8及びQ9が導通状態になり出力3の信号値(120)をにする。また、入力1と2の信号(100と110)が両方とものとき、Q5及びQ6が導通状態になるに連れて、信号値(120)がになる。同時に、Q3及びQ4が導通状態になり信号値(130)がになる。信号値120がになると共にQ7を導通状態に入って出力4の信号値(130)のに提供する。信号値130がになると共にQ10を導通状態に入って出力3の信号値(120)のに提供する。入力1と2の信号(100と110)が異なるときは、Q1とQ2及びQ5とQ6のトーテムの片方のトランジスタしか導通状態に入らないため、これらのトランジスタ及びQ7が出力4の信号値(130)の決定に供給しない。このときも、Q10が出力3の信号値(120)の決定に供給しない。入力1及び入力2の信号値がそれぞれ及びのとき、Q3が導通状態になり出力4の値をにする。同時に、Q8が導通状態になり出力3の値をにする。一方、入力1及び入力2の信号値がそれぞれ及びのとき、Q4が導通状態になり出力4の値をにするに連れてQ9が導通状態になり出力3の値をにする。このように図1の素子が排他的に入力の値の論理和及び否定論理和をとることが確認できる。
【0007】
【実施例】本発明の一つの実施例を図1に示す。図2に、比較を行うために図3の素子に印加された100と110の信号を用いられ、図1の回路の一つの内部線3並びに図1の素子の出力4の信号130を示す。
【0008】上記に説明したように図1の構造が排他的な論理和に対応するため、以下では、図4のタイムダイアグラムを用いて図1の素子が不確定なデータ間隔を持たないことだけを説明し明らかにする。まず、100と110がの時点(図1の左片)から本発明の実施例の動作を説明する。このとき、Q1とQ2が導通状態で出力4をにする。また、Q8とQ9が導通状態で出力3をにする。更に、Q10が導通状態であるため出力3が強力的にに設定される(Q8とQ9のn型MOSトランジスタが通常を良く伝わらない)。そして、110の信号がからへ変わるとき、Q3とQ5が導通状態に入り始める。110の信号がになったとき、Q3が導通状態になり出力4の値がからへ変化する。これと同時に、Q9が非導通状態に入り、Q8が導通状態を保ちながらを伝わるからに伝わるようになり出力3の値をにする。一方、100の信号がへ変化するときは、Q3が導通の状態を保ちながらを伝わることからを伝わるようになり、Q4が導通状態に入り始め、Q3と共に出力4のへの変化を開始させる。これと同時に、Q6が導通状態になり、出力3の信号がとなってQ7が導通状態へ変化させられる。Q7が導通状態になると出力4が強力的にに設定される(Q3とQ4のp型MOSトランジスタが通常を良く伝わらない)。また、信号100がで信号110がに変化するときは、Q4が導通の状態を保ちながらを伝わることからを伝わるようになり、出力4のへの変化が開始される。これと同時に、Q9が導通状態に入り、出力3のへの変化が開始される。同様に、信号100がへ変化するとき、Q1の導通状態への変化と共に出力4の信号130がからへ変化し始める。また、Q9が導通の状態を保ちながらを伝わることからを伝わるようになり、Q8が導通状態に入り始め、Q9と共に出力3のへの変化を開始させる。その他の信号100及び110の変化の事例によって出力4の信号130及び出力3の信号120の変化を上記と同様に推定できる。上記の説明で解かるように本発明のQ3とQ4及びQ8とQ9の働きによって、提案する回路の出力信号が入力信号の変化と共に変わり、図4のような不確定なデータ間隔を持たない。
【0009】図5は、入力信号100及び110に対する図1の回路の出力信号130と図3の回路の出力信号150を比較的に示し、改善された点を図示する。
【0010】
【発明の効果】本発明は、算術論理演算器や自己同期システム(self-timed systems)等に用いられる排他的(否定)論理和回路に適用できる。しかし、図4に示すような不確定なデータの間隔で処理の速度あるいは厳密性を失う恐れのあるシステム及び排他的論理和と排他的否定論理和の出力をもつ要素の構成に適切である。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013