米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> 株式会社日立製作所

発明の名称 絶縁ゲート半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−97447
公開日 平成6年(1994)4月8日
出願番号 特願平4−242950
出願日 平成4年(1992)9月11日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 吉田 功 / 勝枝 嶺雄 / 宮本 正文
要約 目的
本発明の目的はMOSFETのゲート電極の抵抗を極力して高周波特性を改善し、かつしきい電圧特性や安全動作領域を改善することにある。

構成
MOSFETのゲート電極9の膜厚をゲート長さより大きくすることにより、ゲート電極が低抵抗化され、高周波特性が改善される。またチャネルの直下には、ポケット上のP型領域7を形成することにより、しきい電圧の低下を防止することができる。
特許請求の範囲
【請求項1】第1導電型の第1半導体領域上に第1導電型の第2半導体領域を設け、半導体主面から前記第1半導体領域に達するように形成した第1導電型の第3半導体領域を設け、第2導電型の第4半導体領域をMOSFETのソースとし、前記第2半導体領域内に形成した第2導電型の低不純物濃度の第5半導体領域並びに第2導電型の高不純物濃度の第6半導体領域をMOSFETのドレインとし、上記ソース、ドレイン間に絶縁膜を介して、ゲート電極を有するMOSFETにおいて、そのゲート電極の膜厚がゲート長さより大きいことを特徴とする絶縁ゲート半導体装置。
【請求項2】前記ソース領域端部に隣接して設けられた第1導電型の第7半導体領域を設けたことを特徴とする請求項1記載の絶縁ゲート半導体装置。
【請求項3】前記第1導電型の第7半導体領域が、前記ゲート電極もしくはそのゲート電極を覆った絶縁物をマスクとして、半導体主面に対して斜め方向のイオン打込み法によって、形成されたことを特徴とする請求項2記載の絶縁ゲート半導体装置。
【請求項4】前記第2導電型の第6半導体領域の1部が多結晶シリコンで形成されたことを特徴とする請求項1記載の絶縁ゲート半導体装置。
【請求項5】MOSFETのドレイン取り出し電極が、多層金属電極で形成されていることを特徴とする請求項1記載の絶縁ゲート半導体装置。
【請求項6】請求項1もしくは2記載の絶縁ゲート半導体装置を用いて構成した高周波増幅器。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は半導体装置に係り、特に高周波用途に好適な絶縁ゲート半導体装置に関する。
【0002】
【従来の技術】従来、電力用途の絶縁ゲート形電界効果トランジスタ(MOSFET)においては、1990年電子情報通信学会秋季全国大会C−481及び1991年電子情報通信学会春季全国大会C−569に記載のように、高周波特性改善のために、ゲート長や低濃度ドレイン領域の長さを短くして、遮断周波数の向上やドレイン−基板間の容量の低減の方策が取られていた。
【0003】
【発明が解決しようとする課題】前記従来技術には、MOSFETのゲート長が短くなった場合に、高周波特性がゲート電極の抵抗により制限されて低下する問題や、しきい電圧が低下したり、安全動作領域が狭くなる問題があった。従って本発明の目的は、ゲート電極の抵抗を極力して高周波特性を改善することにある。また本発明の他の目的は、かつMOSFETのしきい電圧特性や安全動作領域を改善することによって、高性能なMOSFETを提供することにある。本発明の他の目的は、通信用途に好適な高周波増幅器を提供することにある。
【0004】
【課題を解決するための手段】上記目的を達成するために、本発明の一実施形態によれば、第1導電型の第1半導体領域(1)上に第1導電型の第2半導体領域(2)を設け、半導体主面から前記第1半導体領域(1)に達するように形成した第1導電型の第3半導体領域(3)を設け、第2導電型の第4半導体領域(4)をMOSFETのソース領域とし、前記第2半導体領域(2)内に形成された第2導電型の低不純物濃度の第5半導体領域(5)並びに第2導電型の高不純物濃度の第6半導体領域(6)をドレイン領域とし、上記ソース、ドレイン間に絶縁膜(8)を介してゲート電極(9)を形成し、そのゲート電極(9)の膜厚がゲート長よりも大きくしたこと特徴とするものである(図1参照)。本発明の好適な実施形態は、前記ソース領域端部に隣接して設けられた第1導電型の第7半導体領域(7)を設けたことを特徴とするものである(図1参照)。本発明の好適な実施形態によれば、前記第1導電型の第7半導体領域(7)が前記ゲート電極もしくはそのゲート電極を覆った絶縁物をマスクとして、半導体主面に対して斜め方向のイオン打ち込み法によって形成されたことを特徴とするものである(図3参照)。
【0005】
【作用】本発明の代表的な実施形態(図1)では、短チャネルを有するMOSFETのゲート電極の膜厚をゲート長さより大とされている。これにより、ゲート電極の抵抗が大幅に低減でき、高周波特性を向上できる(図4参照)。本発明の好適な実施形態では、ソース領域端部に隣接してポケット状に高濃度ベース領域を設けたことである。これにより、ゲート電極の抵抗が大幅に低減でき、MOSFETの高周波特性を向上させることができる(図4参照)とともに、ポケット状の高濃度ベース領域によって、しきい電圧の低下(図5参照)や安全動作領域の減少を防止して、高性能MOSFETを提供できる。本発明のMOSFETを電力用高周波増幅器として用いた場合、20GHzの動作周波数においても動作させることができ、2.5GHzでの付加効率の向上が図れる。
【0006】
【実施例】以下、本発明の実施例を図面により詳細に説明する。図1は本発明の第1の実施例の絶縁ゲート半導体装置の断面図を示してある。本素子はソース接地型の高周波用MOSFETである。本構造は0.02Ωcm以下のP型半導体基板1上に低濃度P型半導体層2を厚さ5μmのエピタキシャル成長したものを用いる。その半導体表面より、ベースコンタクト層となるP型領域3をP型半導体基板1に達するように5μm以上の深さに形成する。ゲート絶縁膜8は厚さ30nmで、ゲート電極9はモリブデン金属を用い、膜厚0.8μm、ゲート長0.4μmである。ここで、ゲート電極膜厚がゲート長より大きいことに特徴があり、その結果、ゲート長が短くなることによるゲート抵抗の増大が防止されている。そして、ゲート電極の端部側壁を絶縁物スペーサ71で覆い、その絶縁物71下方の半導体表面領域に表面濃度が1×1018/cm3以下の低濃度N型領域6が自己整合的に配置されている。ここで、スペーサの幅は0.8μmであり、ドレイン電極を取り出すドレイン・コンタクト領域の幅は0.6μmである。さらに、ソース領域4の端部はポケット状のP型半導体領域7で覆われ、その領域はベース領域3に接続されている。なおアルミニウム金属のドレイン電極12及びソース電極10は高濃度N型領域6、4に接続されている。裏面のソース電極11は前記P型半導体基板1とP型領域3を介して前記ソース電極10に接続されている。
【0007】図2は本発明のMOSFETの平面図であり、ゲート電極9がストライプ状に形成され、そのストライプの長さは300μmである。ゲート取り出し電極はストライプ電極のバスライン部で接続されてされている。またドレイン電極12はそのまま取り出し電極となり、ソース電極10はベース3とソース4とを接続するショートバーの役目をしている。
【0008】図3は本発明のMOSFETの主要製造プロセスを示す断面構造図である。
【0009】(a)ゲート絶縁膜8形成後、モリブデン金属及び絶縁膜70を被着し、ゲート電極9を形成する。
しかる後、(b)CVD法により絶縁膜を厚さ0.8μm被着し、全面ドライエッチングにより、絶縁膜スペーサ71を形成する。次に、硼素イオン7’を図のように半導体主面に斜めに照射する。加速エネルギは75keV、ドーズ量は5×1013/cm2である。この場合図のごとく並置されたゲート電極9および絶縁膜スペーサ71がマスクとなって、ポケット上のP型領域7はドレイン領域にはほとんど形成されないでソース側にのみ形成される。
(c)前記絶縁膜スペーサ71をマスクにして、低濃度ドレイン領域5および高濃度ソース領域4をそれぞれイオン打ち込みにより形成する。打ち込み量は、ドレインがリン5×1013/cm2、ソースが砒素1×1015/cm2である。
(d)ドレイン電極コンタクト用の高濃度ドレイン領域6を形成する。打ち込み量は、砒素1×1015/cm2である。
以下の工程は通常に行なわれる高周波半導体プロセスを用いて製作できるので説明は省略する。本構造の特徴は、ゲート電極膜の厚さがゲート長よりも大きいためゲート長が短くなってもゲート抵抗の増大が抑えられること、そしてポケット状のベース領域がソース端部を覆って設けられるためゲート長が短くなってもしきい電圧の低下や安全動作領域の減少が抑えられること、さらにはポケット状のベース領域がドレイン領域にはほとんど接しないのでドレイン−ソース間の容量の増大も抑えられる。
【0010】本発明の効果を示す特性説明図を図4、図5に示す。図4はパワーMOSFETの遮断周波数ftのチャネル長Lc依存性である。ここでゲート電極膜厚は、従来構造では0.3μm一定に対して、本発明の構造ではLcが0.5μmでは0.6μm以上、Lcが0.3μmでは0.6μm以上に設定している。ftは、Lcの減少と共に向上するが、Lcが0.5μm以下の場合には従来構造ではゲート抵抗の増大のために制限されてしまう。一方、本発明の構造ではLcが0.5μm以下となっても、ftは、図のごとく向上する。また、図5はMOSFETのしきい電圧VTのチャネル長Lc依存性である。ここで本発明の構造では、ポケット状のベース領域が設けられている。従来構造ではLcが1.0μm以下の場合、VTが低下すると共にバラツキが増大するなど、性能低下が発生するが、本発明によれば、0.2μm程度まで、性能低下はほとんど発生しない。また、本発明の構造のパワーMOSFETは、2次降伏などによる安全動作領域の減少も生じない。
【0011】図6は、本発明の第2の実施例の絶縁ゲート半導体装置の断面構造図である。本実施例では、MOSFETのドレイン領域61を低濃度ドレイン領域5上にN型不純物をドープした多結晶シリコンを積み上げることにより形成している。これにより高濃度ドレイン領域とシリコン基板との接触面積が減少し、ドレイン−ソース間の容量が低減できた。また、低濃度ドレイン領域5における高濃度ドレイン領域61の端部からゲート電極9の端部までの距離、つまり実効オフセット長が増大してドレイン耐圧が約10V向上した。
【0012】図7は、本発明の第3の実施例の絶縁ゲート半導体装置の断面構造図である。本実施例では、MOSFETのドレイン電極を多層化し第2の取り出しドレイン電極13を設け、電流容量の増大と取り出し電極の配線の自由度を向上している。本構造では1層目のドレイン電極の幅が小さいので、その電流容量を増大させる必要がある。
【0013】図8は、本発明の第4の実施例の絶縁ゲート半導体装置の断面構造図である。本実施例では、MOSFETのソース電極10を半導体基板の表面より取り出す構造にしている。複数個並置されたゲート電極9の膜厚が0.8μm、ゲート長が0.4μmで、そのゲート電極の端部側壁を覆うように形成した絶縁物スペーサ71をマスクとして形成し、N型高濃度ソース領域2、N型低濃度ドレイン領域5、n型高濃度ドレイン領域6、さらにポケット状のベース領域7を形成している。その結果、ソース領域も低面積化が図れ、集積度が向上した。
【0014】図9は、本発明の第5の実施例の通信用高周波増幅器モジュールの回路配置図である。本実施例では、第1の実施例で説明したMOSFET(Q1、Q2、Q3)に加えて、抵抗、容量、インピーダンスなどの高周波整合回路を図のように配置し、セラミック基板上でモジュール化した。その結果、電源電圧3V、動作周波数2.5GHzにおいて、出力電力2W、付加効率60%を達成し、従来のものに比べ格段に高性能化が図れた。
【0015】
【発明の効果】本発明によれば、ゲート電極の抵抗が大幅に低減でき、MOSFETの遮断周波数を向上させることができるとともに、ポケット状の高濃度ベース領域によって、しきい電圧の低下や安全動作領域の減少を防止して、高性能MOSFETを提供できるので、MOSFETの高周波特性が格段に向上するという効果がある。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013