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発明の名称 絶縁ゲート形半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−97438
公開日 平成6年(1994)4月8日
出願番号 特願平4−241721
出願日 平成4年(1992)9月10日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 森川 正敏 / 吉田 功 / 坂本 光造 / 関 浩一
要約 目的
しきい値電圧ばらつきが小さく、破壊に強い低電圧駆動に最適な電力用MOSトランジスタを提供すること。

構成
ベース領域4と低抵抗ソース領域5と多角形のソース開口部を有するMOSトランジスタにおいて、隣接するベース領域4の角同士を拡散層14で接続し、不純物濃度を高くした。他に、角におけるゲート絶縁膜15の厚さを辺よりも厚くしたり、角の低抵抗ソース領域5を除去しり、角にP形領域17を追加し、不純物濃度を高くしたり、角の角度を鈍角にして円弧に近づけ、角におけるベース領域4の拡がり距離を辺の場合と同程度にしても良い。
特許請求の範囲
【請求項1】ドレイン領域となる第1導電型の半導体基体表面に絶縁膜を介して形成されたゲート電極と、該ゲート電極に設けられた多角形のソース開口部から二重拡散によって形成された第2導電型のベース領域と第1導電型の低抵抗ソース領域によりチャネル領域が形成され、該ゲート電極に設けられたドレイン開口部に形成された第1導電型の低抵抗ドレイン領域を有し、該ソース開口部と該ドレイン開口部が複数個配置された絶縁ゲート形半導体装置において、該ソース開口部の角におけるしきい値電圧が、該ソース開口部の辺におけるしきい値電圧に対して同等か、もしくは高いことを特徴とする絶縁ゲート形半導体装置。
【請求項2】該ソース開口部の角に形成される該ベース領域の角が、隣接する他のベース領域の角と第2導電型の拡散層により接続されていることを特徴とする請求項1の絶縁ゲート形半導体装置。
【請求項3】隣接するベース領域を接続する該拡散層の不純物濃度のピーク値が、該ベース領域の不純物濃度のピーク値よりも高いことを特徴とする請求項2の絶縁ゲート形半導体装置。
【請求項4】隣接するベース領域を接続する該拡散層の深さが、該ベース領域よりも浅いことを特徴とする請求項2の絶縁ゲート形半導体装置。
【請求項5】該ベース領域中に、該ベース領域より高濃度の第2導電型のウェル層が存在し、該ウェル層とベース領域を接続する該拡散層が同時に形成されていることを特徴とする請求項2の絶縁ゲート形半導体装置。
【請求項6】該ベース領域の角におけるゲート絶縁膜の厚さが該チャネル領域上のゲート絶縁膜よりも厚いことを特徴とする請求項1の絶縁ゲート形半導体装置。
【請求項7】該ソース開口部の角において、該低抵抗ソース領域が形成されないことを特徴とする請求項1の絶縁ゲート形半導体装置。
【請求項8】該ソース開口部の角に第2導電型の低抵抗拡散層が形成され、該拡散層の不純物濃度のピーク値が該ベース領域のピーク値よりも高いことを特徴とする請求項1の絶縁ゲート形半導体装置。
【請求項9】該ソース開口部の角の角度が、鈍角であることを特徴とする請求項1の絶縁ゲート形半導体装置。
【請求項10】請求項1の半導体装置により構成された出力回路と、該半導体装置よりも耐圧が低い素子により構成された制御回路を備えていることを特徴とする集積回路半導体装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は電力用絶縁ゲート形半導体装置に係り、特にしきい値電圧が1V以下の低ゲート電圧駆動用の、アバランシェ破壊に強い絶縁ゲート形半導体装置に関する。
【0002】
【従来の技術】ハード・ディスク・ドライバ(HDD)などのOA機器を対象として、パワーMOSFETを出力段に備えたドライバICであるインテリジェントパワーICが開発されている。このICの課題の一つとして、出力素子であるパワーMOSの低損失化があり、そのための構造の検討が行われている。低損失化に有効な構造としては、多角形のソース開口部とドレイン開口部が複数個配置された、いわゆるメッシュ・ゲート・パターンの横型DMOSFET(LDMOS)があり、これについては、1991年アイ・エス・ピー・エス・ディー,プロシーディング,第61頁から第64頁(’91ISPSD,Proceeding,pp.61−64)に記載されている。これによると、ゲート電極に設けられたソース、ドレイン開口部は、正四角形を成し、チェッカー・ボードのように交互に配置されている。
【0003】
【発明が解決しようとする課題】上記従来技術によると、MOSFETのチャネル領域の形成は、次のように行われる。まず、ゲート電極のソース開口部をマスクとして、ほう素のイオン打込みを行い、その後、拡散によりベース領域を形成する。続いて、ほう素と同様にソース開口部をマスクにして砒素のイオン打込みを行い、ソース領域を形成する。このベース領域とソース領域の拡がりの差により、チャネル長が定義される。ここで、ソース開口部が多角形で角を有する場合、角におけるベース領域の横方向拡がりと不純物濃度が、辺における拡がりと不純物濃度に比べて小さくなることが知られている。従って、従来技術のような正四角形でも、角においてチャネル長が短くなり、しきい値電圧の低下、ばらつき、パンチスルーによる耐圧低下が現われ、また、寄生バイポーラトランジスタ動作によりアバランシェ破壊の原因となるという問題があった。この問題は、ベース濃度を下げ、しきい値電圧を低く設定するほど顕著に現われた。
【0004】本発明の目的は、しきい値電圧のばらつきが小さく、破壊に強い絶縁ゲート形半導体装置を提供することである。
【0005】
【課題を解決するための手段】上記目的は、ベース領域の角における短チャネル効果を抑制することで達成される。すなわち、隣接するベース領域の角同士を拡散層で接続し、不純物濃度を高くすること、角におけるゲート絶縁膜の厚さを厚くすること、角の低抵抗ソース領域を除去すること、角の不純物濃度を高くすること、さらに、角の角度を鈍角にすること、これらの組合せにより達成される。
【0006】
【作用】ベース領域の角を不純物濃度の濃い拡散層でつなげることは、ベース領域の角のチャネル長を実効的に長くし、短チャネル効果を抑制する。角におけるゲート絶縁膜の厚さを厚くすることにより、絶縁膜直下のベース領域表面の反転電圧を高くする。角のソース領域を除去することで、角の影響を無視できる。また、角の不純物濃度を高くすることで、パンチスルーを抑制できる。角の角度を鈍角にするほど、横方向の拡がり距離は辺の場合に近づけることができる。
【0007】
【実施例】以下、本発明の一実施例を図1により説明する。図1は、メッシュゲートLDMOSセル部の平面図とA-A'断面図、B-B'断面図を示している。1がP形シリコン基板、2が低抵抗N形埋込層、3がN形エピタキシャル層、4がP形ベース領域、5が低抵抗N形ソース領域、6が低抵抗N形ドレイン領域、7がゲート絶縁膜、8がゲート電極、9が層間絶縁膜、10が第一層目の金属電極、11が層間絶縁膜、12が第二層目の金属電極、13が表面安定化のための保護膜、14が隣接するベース領域4の角同士を接続する拡散層である。
【0008】図1の構造を更に細かく説明するために、図2の製造工程を説明する。まず図2(a)において、比抵抗10Ω・cm、面方位(100)のP形シリコン基板1にリンの熱拡散を行い、低抵抗N形埋込層2を形成し、その上に比抵抗0.4Ω・cm、厚さ10μm程度のN形エピタキシャル層3を形成する。そして、表面酸化の後、ホトレジスト101をマスクとしたほう素のイオン打込み201とアニールを行い、拡散層14を形成する。次に図2(b)において、厚さ350Åのゲート絶縁膜7を形成後、厚さ0.3μmの多結晶シリコンのゲート電極8をパターンニングする。続いて、ゲート電極8をマスクとしてほう素のイオン打込みを行った後、拡散を行い、深さ1.8μmのP形ベース領域4を形成する。この時、ベース領域4の形成には、斜めイオン打込みを用いても良い。更に、ホトレジスト101とゲート電極8をマスクとした砒素のイオン打込み202とアニールを行い、低抵抗N形ソース領域5とドレイン領域6を形成する。その後、図2(c)のように、厚さ0.6μmの絶縁膜9を形成し、ソース、ドレイン領域、ゲート電極のコンタクトを取るためのパターンニングを行った後、厚さ0.5μmのAlの金属電極10を蒸着する。更に、図2(d)において、金属電極10のパターンニング後、層間絶縁膜11を形成し、スルーホールのパターンニングを行い、厚さ1.0μmのAlの金属電極12を形成、パターンニングをする。最後に、表面保護膜13の形成とパターンニングを行い、終了する。
【0009】本実施例におけるベース領域の横方向不純物濃度分布を、図3に示す。図3において、A方向とは、ソース開口部の辺におけるベース領域の拡がりを示す。また、B方向とは、従来技術の角での拡がりを、C方向とは、本実施例の角における拡がりをそれぞれ示す。AとBを比較すると、Bの横方向拡がり距離と不純物濃度のピーク値は、Aに比べて3割程度小さくなっている。本実施例では、Cのように拡散層を追加することで、角におけるベース領域の不純物濃度の低下をカバーしている。ここで、Cの拡散層の表面でもチャネルが形成されるため、Aのピーク濃度以上にCの濃度を設定する必要がある。また、追加した拡散層の幅は、最小マスク寸法程度に小さくし、深さもベース領域よりも浅いことが望ましい。それは、拡散層が角以外の領域まで形成されると、その分、チャネル幅が小さくなってしまうからである。
【0010】本実施例と従来技術における、しきい値電圧とベース領域イオン打込み量との関係を、図4に示す。従来技術に比べて、本実施例のしきい値電圧は0.4V程度大きくなっており、ストライプパターンの場合と同程度である。これは、拡散層を追加することで、ベース領域の角の影響をなくしたことによる。
【0011】本実施例の実用上の効果を、図5に示す。図5は、2mm角チップの従来技術と本実施例について、アバランシェ破壊試験を行った結果である。負荷として、100μHのインダクタンスを使用している。従来技術では、ベース領域の角において、寄生のNPNトランジスタが動作するため、小さな電流で破壊している。これに対し、本実施例では、角においてNPNトランジスタは動作せず、破壊に強くなっている。また、角における電流成分はわずかであるため、本発明を用いたことによるオン抵抗の増大はない。
【0012】本発明の他の実施例を、図6により説明する。図6は、他の実施例であるメッシュゲートLDMOSセル部の平面図とA-A'断面図、B-B'断面図を示している。本実施例の特徴は、第一の実施例の拡散層14上の絶縁膜15の厚さが、チャネル領域のゲート絶縁膜7の厚さよりも十分に厚くなっていることである。
【0013】本構造の製造工程の例を、図7に示す。図7(a)において、拡散層14の形成後、表面酸化を行い、窒化シリコン102を形成する。続いて、窒化シリコン102のパターンニング後、表面酸化を行い、拡散層14上の酸化膜15の厚さを0.6μm程度に厚くする。この工程は、素子分離(LOCOS)と同時に行ってもよい。次に、窒化シリコン102を除去する。この後は、第一の実施例と同様であるので省略する。本実施例によると、ゲートに電圧を加えても、拡散層14表面にチャネルができにくくなるため、拡散層14の不純物濃度を高くする必要がない。また、拡散層14を追加したことによるゲート、ベース間の静電容量を低減することができる。さらに、拡散層14がない場合でも、実効的に角におけるしきい値電圧を高くすることができる。
【0014】本発明の他の実施例を、図8により説明する。図8は、他の実施例であるメッシュゲートLDMOSセル部の平面図とA-A'図7断面図、B-B'断面図を示している。本実施例の特徴は、第一の実施例のベース領域4に、P形ウェル16を加えたことである。
【0015】本構造の製造工程の例を、図9に示す。図9(a)において、ベース領域4が形成される個所に、拡散層14と同時にP形ウェル16を形成する。ここで、拡散層14とP形ウェル16は、つながっていてもかまわない。これ以後の工程は、第一の実施例と同様であるので省略する。本実施例によれば、ベース領域の角の影響を無くすとともに、ソース領域直下のベース領域の濃度を濃くすることができるので、第一の実施例以上に、破壊に強くすることが可能となる。なお、本実施例は、第二の実施例と組み合わせることも可能である。
【0016】本発明の他の実施例を、図10により説明する。図10は、他の実施例であるメッシュゲートLDMOSセル部の平面図とA-A'断面図、B-B'断面図を示している。本発明の特徴は、ソース開口部の角において、低抵抗ソース領域5を除去したことである。これにより、角の電流通路はなくなるため、角における短チャネル効果は現れない。また、削除の面積を最小限にすることで、本発明を用いたことによるオン抵抗の増大は現れない。
【0017】本発明の他の実施例を、図11により説明する。図11は、他の実施例であるメッシュゲートLDMOSセル部の平面図とA-A'断面図、B-B'断面図を示している。本発明の特徴は、ベース領域4の角に、比較的濃度の高いP形領域17を形成したことである。P形領域17の不純物濃度は、ベース領域4よりも高く、ソース領域5よりも低いことが望ましく、1×1018/cm3程度である。この形成は、ゲート電極8のパターンニング後、ゲート電極8とのセルフアラインで行う。本発明によっても、角におけるしきい値電圧を高くでき、短チャネル効果を抑えることができた。
【0018】本発明の他の実施例を、図12により説明する。図12は、他の実施例であるメッシュゲートLDMOSセル部の平面図を示している。本発明の特徴は、ソース開口部の角を鈍角として、ほぼ円弧にしたことである。本実施例の場合、開口部を16角形とし円弧に近づけることで、角におけるベース領域4の横方向拡がり距離を、辺とほぼ同程度にすることができた。
【0019】本発明の他の実施例を、図13により説明する。図13は、外部負荷であるモータ310を駆動する出力素子307を第一の実施例のLDMOSで構成した半導体集積回路306、出力素子307を制御するマイクロプロセッサ302等で構成されたハードディスクドライバ装置の構成図を示している。300がハードディスクドライバ制御基板全体、301がSCSIコントローラチップ、302がマイクロプロセッサチップ、303がデータプロセッサチップ、304がA/D変換器とD/A変換器チップ、305がアナログアンプチップ、306がモータドライバ集積回路チップ、310がヘッドアクチュエータ用モータである。また、モータドライバ集積回路チップ306において、307がモータ駆動用LDMOS、308が保護回路部、309が制御回路部である。ここで、311の電源電圧は、各チップ共通の3Vとなっている。この電源電圧で、出力用LDMOS307を完全にオンさせるために、LDMOS307のベース領域の不純物濃度を2×1013/cm3程度に低くし、しきい値電圧を0.5Vとしている。従来技術によれば、ベース濃度を低くすることで、メッシュにおける短チャネル効果が一層顕著となり、しきい値電圧のばらつき、耐圧の低下、アバランシェ破壊が起こり、3V電源での使用はできなかった。しかし、本実施例により、角の影響をなくすことができ、しきい値電圧のばらつきが少なく、破壊に強い3V駆動のLDMOSを実現することができた。
【0020】
【発明の効果】本実施例によれば、多角形メッシュ・ゲートのベース領域の角の影響をなくすことができるので、従来技術に比べて、しきい値電圧のばらつきの低減と、寄生バイポーラ動作の抑制による破壊耐量の向上といった効果がある。具体的には、ウエーハ内のしきい値電圧のばらつきを従来の±0.3Vから±0.1Vに、インダクタンス負荷駆動時のアバランシェ破壊電流を、従来技術の2倍以上に大きくすることができる。




 

 


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