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半導体装置及びその製造方法 - 株式会社日立製作所
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発明の名称 半導体装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−97437
公開日 平成6年(1994)4月8日
出願番号 特願平4−246858
出願日 平成4年(1992)9月16日
代理人 【弁理士】
【氏名又は名称】薄田 利幸
発明者 木村 紳一郎 / 野田 浩正 / 久本 大
要約 目的
溝ゲート型半導体装置の素子間分離用酸化膜に沿ったリーク電流の発生を抑制した半導体装置を提供すること。

構成
素子間分離用絶縁膜2で囲まれた第1導電型の半導体基板1の領域に、第2導電型の一組の拡散層4が間隔をおいて設けられ、この拡散層4のゲート電極9と重なりあう部分の一部は、素子間分離用絶縁膜2の端とある間隔をおいて配置されている半導体装置。ゲート電極9は、拡散層4上の第2導電型の拡散層5の間隙に設けられている。
特許請求の範囲
【請求項1】素子間分離用絶縁膜で囲まれた第1導電型の半導体基板領域に、該第1導電型とは導電型の異なる第2導電型の一組の拡散層が所望の間隔をおいて配置され、該一組の拡散層間に流れる電流を制御するために、半導体基板上にゲート絶縁膜を介してゲート電極が配置された電界効果トランジスタを有する半導体装置において、上記拡散層の上記ゲート電極と重なりあう部分の一部は、上記素子間分離用絶縁膜と所望の間隔をおいて配置されたことを特徴とする半導体装置。
【請求項2】素子間分離用絶縁膜で囲まれた第1導電型の半導体基板領域に、該第1導電型とは導電型の異なる第2導電型の一組の拡散層が所望の間隔をおいて配置され、該一組の拡散層間に流れる電流を制御するために、半導体基板上にゲート絶縁膜を介してゲート電極が配置された電界効果トランジスタを有する半導体装置において、上記拡散層は、上記拡散層間に流れる電流の方向と直角の方向には、上記素子間分離用絶縁膜と所望の間隔をおいて配置されたことを特徴とする半導体装置。
【請求項3】請求項1又は2記載の半導体装置において、上記素子間分離用絶縁膜の一部分は、上記第1導電型の半導体基板領域との境界近傍が他の部分より薄いことを特徴とする半導体装置。
【請求項4】請求項1から3のいずれか一に記載の半導体装置において、上記半導体基板上に、拡散層を構成する第2導電型の一組の導電層が設けられ、該導電層の間隙に絶縁膜を介して上記ゲート電極が設けられたことを特徴とする半導体装置。
【請求項5】請求項1から4のいずれか一に記載の半導体装置において、上記導電層は、シリコン膜と低抵抗材料膜との積層膜であることを特徴とする半導体装置。
【請求項6】請求項1から5のいずれか一に記載の半導体装置において、上記低抵抗材料膜は、タングステン、モリブデン又はこれらの金属のシリサイドであることを特徴とする半導体装置。
【請求項7】請求項1から6のいずれか一に記載の半導体装置において、上記一組の拡散層の間の半導体基板に、拡散層と実質的に等しい深さの溝を有することを特徴とする半導体装置。
【請求項8】半導体基板に、第1導電型の第1の領域と、第1導電型とは導電型の異なる第2導電型の第2の領域が設けられ、第1及び第2の領域はそれぞれ素子間分離用絶縁膜で囲まれ、第1の領域に、第2導電型の一組の拡散層が所望の間隔をおいて設けられ、一組の拡散層間に流れる電流を制御するために、半導体基板上にゲート絶縁膜を介してゲート電極が設けられて第1の電界効果トランジスタを構成し、第2の領域に、第1導電型の一組の拡散層が所望の間隔をおいて設けられ、一組の拡散層間に流れる電流を制御するために、半導体基板上にゲート絶縁膜を介してゲート電極が設けられて第2の電界効果トランジスタを構成し、第1及び第2の電界効果トランジスタの一方の拡散層と他方の拡散層とは電気的に接続され、かつ、それぞれのゲート電極は電気的に接続された半導体装置において、上記それぞれの拡散層の上記ゲート電極と重なりあう部分の一部は、上記素子間分離用絶縁膜と所望の間隔をおいて配置されたことを特徴とする半導体装置。
【請求項9】半導体基板に、第1導電型の第1の領域と、第1導電型とは導電型の異なる第2導電型の第2の領域が設けられ、第1及び第2の領域はそれぞれ素子間分離用絶縁膜で囲まれ、第1の領域に、第2導電型の一組の拡散層が所望の間隔をおいて設けられ、一組の拡散層間に流れる電流を制御するために、半導体基板上にゲート絶縁膜を介してゲート電極が設けられて第1の電界効果トランジスタを構成し、第2の領域に、第1導電型の一組の拡散層が所望の間隔をおいて設けられ、一組の拡散層間に流れる電流を制御するために、半導体基板上にゲート絶縁膜を介してゲート電極が設けられて第2の電界効果トランジスタを構成し、第1及び第2の電界効果トランジスタの一方の拡散層と他方の拡散層とは電気的に接続され、かつ、それぞれのゲート電極は電気的に接続された半導体装置において、上記第1及び第2の領域の拡散層は、それぞれ上記拡散層間に流れる電流の方向と直角の方向には、上記素子間分離用絶縁膜と所望の間隔をおいて配置されたことを特徴とする半導体装置。
【請求項10】請求項8又は9記載の半導体装置において、上記第1及び第2の領域の上に、それぞれ上記拡散層と同じ導電型の一組の導電層が設けられ、該導電層の間隙に絶縁膜を介してそれぞれ上記ゲート電極が設けられたことを特徴とする半導体装置。
【請求項11】第1導電型の半導体基板表面の所望の領域を囲む素子間分離用絶縁膜を形成する工程及び該所望の領域に、所定の方向には該素子間分離用絶縁膜から所望の間隔をおいて、第1導電型とは導電型の異なる第2導電型の拡散層を形成する工程を有し、請求項1又は2記載の半導体装置を作成することを特徴とする半導体装置の製造方法。
【請求項12】第1導電型の半導体基板表面に第1の酸化膜を成長させる第1の工程、該第1の酸化膜の表面に窒化膜を堆積させて所望の形状に加工する第2の工程、該窒化膜をマスクにして、半導体基板と同じ導電型の不純物を打ち込む第3の工程、半導体基板表面に第2の酸化膜を成長させる第4の工程、上記窒化膜を除去する第5の工程、上記第1の酸化膜を除去する第6の工程、半導体基板表面に半導体基板とは導電型の異なる不純物を含むシリコン膜と、シリサイド膜又は金属膜と、酸化膜との積層膜を堆積させる第7の工程、該積層膜を分離する第8の工程、上記第2の酸化膜によって囲まれた半導体基板領域の内側を開口する有機膜を形成する第9の工程、半導体基板とは導電型の異なる不純物を打ち込み、拡散層を形成する第10の工程、上記有機膜を除去する第11の工程、上記分離した積層膜の側壁にのみ側壁絶縁膜を形成する第12の工程、露出した半導体基板表面に溝を形成し、上記拡散層を分離する第13の工程、該溝の表面に絶縁膜を形成する第14の工程及び少なくとも該絶縁膜上にゲート電極を形成する第15の工程を有することを特徴とする半導体装置の製造方法。
【請求項13】第1導電型の半導体基板表面の所望の領域を囲み、かつ、該所望の領域との境界近傍が他の部分より薄い素子間分離用絶縁膜を形成する工程、該所望の領域に第1導電型とは導電型の異なる第2導電型の拡散層を形成する工程及び上記所望の領域の所定の方向に配置された上記素子間分離用絶縁膜の薄い部分を除去し、素子間分離用絶縁膜と上記拡散層との間に間隙を形成する工程を有し、請求項1又は2記載の半導体装置を作成することを特徴とする半導体装置の製造方法。
【請求項14】第1導電型の半導体基板表面に第1の酸化膜を成長させる第1の工程、該第1の酸化膜の表面に第1の窒化膜を堆積させて所望の形状に加工する第2の工程、半導体基板表面に第2の酸化膜を成長させる第3の工程、半導体基板表面に第2の窒化膜を堆積する第4の工程、上記第1の窒化膜の側壁にのみ、上記第2の窒化膜を残す第5の工程、上記第1及び第2の窒化膜をマスクにして、半導体基板と同じ導電型の不純物を打ち込む第6の工程、半導体基板表面に第3の酸化膜を成長させる第7の工程、上記第1及び第2の窒化膜を除去する第8の工程、上記第1の酸化膜を除去する第9の工程、半導体基板表面に半導体基板とは導電型の異なる不純物を含むシリコン膜と、シリサイド膜又は金属膜と、酸化膜との積層膜を堆積させる第10の工程、該積層膜を分離する第11の工程、積層膜の分離によって露出した半導体基板表面に、半導体基板とは導電型の異なる不純物を打ち込み、拡散層を形成する第12の工程、上記積層膜の側壁にのみ絶縁膜を形成し、第2の酸化膜のみを除去する第13の工程、露出した半導体基板表面に溝を形成し、上記拡散層を分離する第14の工程、該溝の表面にゲート絶縁膜を形成する第15の工程及びゲート電極を形成する第16の工程を有することを特徴とする半導体装置の製造方法。
【請求項15】第1導電型の半導体基板表面の所望の領域に、エッチング耐性のある第1の材料の膜を形成する工程、該第1の材料の膜の側壁に、エッチング耐性がある第2の材料の膜を形成する工程、上記第1及び第2の材料の膜をマスクにして、半導体基板に第1の凹部を形成する工程、上記第2の材料の膜を除去する工程、上記第1の材料の膜をマスクにして、再び半導体基板に所望の深さの第2の凹部を形成する工程、上記第1及び第2の凹部に素子間分離用絶縁膜を埋める工程、上記所望の領域の所望の位置に、第1導電型とは導電型の異なる第2導電型の拡散層を形成する工程及び上記所望の領域の所定の方向に配置された上記素子間分離用絶縁膜を第2の凹部の深さだけ除去し、その部分の素子間分離用絶縁膜と上記拡散層との間に間隙を形成する工程を有し、請求項1又は2記載の半導体装置を作成することを特徴とする半導体装置の製造方法。
【請求項16】第1導電型の半導体基板表面に第1の酸化膜を成長させる第1の工程、該第1の酸化膜の表面に窒化膜を堆積させて所望の形状に加工する第2の工程、該窒化膜の側壁にのみ第2の酸化膜を形成する第3の工程、上記窒化膜と上記第2の酸化膜をマスクにして、半導体基板を掘り、第1の凹部を形成する第4の工程、上記第2の酸化膜のみを除去する第5の工程、上記窒化膜をマスクにして再び半導体基板を掘り、所定の深さの第2の凹部を形成する第6の工程、上記第1及び第2の凹部の側壁と底部に半導体基板と同じ導電型の不純物層を形成する第7の工程、上記第1及び第2の凹部を埋める第3の酸化膜を堆積する第8の工程、該第3の酸化膜を基板表面に体して平坦にする第9の工程、上記窒化膜を除去する第10の工程、上記第1の酸化膜を除去する第11の工程、半導体基板表面に半導体基板とは導電型の異なる不純物を含むシリコン膜と、シリサイド膜又は金属膜と、酸化膜との積層膜を堆積させる第12の工程、該積層膜を分離する第13の工程、積層膜の分離によって露出した半導体基板表面に、半導体基板とは導電型の異なる不純物を打ち込み、拡散層を形成する第14の工程、上記積層膜の側壁にのみ側壁絶縁膜を形成し、上記第3の酸化膜を上記第2の凹部の深さだけ除去する第15の工程、露出した半導体基板表面に溝を形成し、上記拡散層を分離する第16の工程、該溝の表面に絶縁膜を形成する第17の工程及びゲート電極を形成する第18の工程を有することを特徴とする半導体装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、MOSFET(絶縁ゲート型電界効果トランジスタ)を有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】シリコンLSI(大規模集積回路)の基本素子であるMOSFETは、これまで比例縮小則という基本概念に沿って、素子の微細化が達成されてきた。例えば、4メガビットDRAM(ダイナミック ランダム アクセス メモリー)では、半導体装置のゲート寸法は0.8μmであるが、量産化の始まった16メガビットDRAMでは、ゲート長が0.5μmである。今後も、メモリでは高集積化を実現するために、また、マイクロプロセッサに代表される論理LSIでは性能を向上させるために、半導体素子の寸法を縮小して行くのは間違いない。
【0003】図2は、従来のMOSFETを有する半導体装置の断面図を、模式的に示したものである。半導体基板(1)の表面に素子間分離用酸化膜(2)を成長させ、これによって囲まれた半導体基板表面に一組の拡散層(4)を形成し、この拡散層(4)間に流れる電流を、ゲート酸化膜(8)を介して基板と接触しているゲート電極(9)の電位で制御する。なお、図2において、3は素子間分離用酸化膜の下に形成したチャネルストッパ層、10は層間絶縁膜、11はコンタクト孔、12は金属配線である。
【0004】このように単純な構造の半導体装置を微細化し、ゲート電極(9)寸法を小さくするためには、上述した比例縮小則に従って、半導体基板(1)の不純物濃度を増加させ、拡散層(4)を浅くし、かつ、ゲート酸化膜(8)を薄膜化しなければならない。半導体基板(1)の濃度を増加させると、拡散層(4)と基板の間に形成される空乏層の幅が短くなり、拡散層間の相互作用が抑制される。このため、短くなった空乏層幅に応じて、ゲート電極(9)の寸法を小さくすることができる。拡散層(4)を浅くすることも、相互作用を抑制する効果がある。
【0005】今後も半導体装置の微細化を進めて行くためには、この指針に従わざるを得ないが、しかしながら、様々な微細化阻害要因が顕著になりつつある。例えば、ゲート酸化膜(8)には、トンネルリーク電流で決まる薄膜化限界があるために、4nm以下にするのは難しい。また、拡散層(4)の浅接合化限界も、イオン打ち込みのエネルギーで決まるために、0.05μm以下にするのは困難である。さらに、基板濃度の上昇は、半導体装置のしきい電圧の上昇を招くだけでなく、拡散層容量の増加や耐圧の低下など、特性劣化の原因となる。
【0006】このため、このような構造の半導体装置に代わって、さらに微細化の可能な新しい半導体装置が望まれている。
【0007】半導体装置の微細化に伴う、上述したような問題を解決できる可能性があるのが、図3に示した半導体装置である。この半導体装置では、一部の拡散層(5)を半導体基板に積み上げて、その間隙に溝を掘り、ゲート電極(9)によって基板内部の拡散層(4)を分断する構造になっている。このため、拡散層(4)間の相互作用が抑制され、図2の半導体装置に比べて、微細化が可能になる。また、積み上げた拡散層(5)が基板上にあるため、金属配線(12)と拡散層(5)のコンタクト領域も、この積み上げた拡散層(5)の上に取ることができる。この結果、基板内部の拡散層(4)領域を小さくすることが可能となり、拡散層容量が低減する。さらには、ゲート電極(9)は、積み上げ拡散層(5)を保護する比較的厚い絶縁膜(6)の上で加工されために、図2の半導体装置と異なり、酸化膜との選択性が良くないタングステンなどの金属を、ゲート電極として使うことができる。ゲート電極の低抵抗化は、半導体装置の性能向上に有効である。
【0008】なお、これに関する技術は特開昭63−211762に記載されている。
【0009】
【発明が解決しようとする課題】図3に示した溝ゲート型の半導体装置は、図2に示した従来型の半導体装置に比べて、幾つかの優れた特徴を有しており、微細化できる可能性が高い。しかしながら、これまでの半導体装置と構造が異なるために、それに起因した幾つかの問題点がある。その第一は、積み上げた拡散層(5)とゲート電極(9)の絶縁である。通常、積み上げた拡散層(5)は不純物を含んだ多結晶シリコンであり、ゲート酸化膜(8)を形成する時に、積み上げた拡散層(5)の側壁にはゲート酸化膜より厚い側壁酸化膜(7)が成長するので、これを用いて絶縁を行っている。しかしながら、多結晶シリコンの側壁酸化膜(7)は、単結晶シリコン表面に形成した酸化膜と異なり、絶縁耐圧が小さいという問題がある。また、成長する酸化膜の膜厚は多結晶シリコンに含まれる不純物に依存するが、ゲート酸化膜(8)を薄膜化しようとすると、側壁酸化膜(7)はあまり厚くならない。このため、ゲート電極(9)と積み上げ拡散層(5)間の耐圧は低く、かつ容量も大きいという問題がある。
【0010】しかし、この問題に関しては、側壁絶縁膜(7)を酸化ではなく、気層成長法で堆積することで解決することができる。
【0011】第2の課題は、素子間分離酸化膜に沿ったリーク電流である。これまで、特許等で開示されている溝ゲート型の半導体装置では、特開昭63−211762に代表されるように、ゲート電極の一断面しか示していない。しかしながら、この溝ゲート型の半導体装置では、微細化を行うためには、素子分離用酸化膜(2)と基板表面との境界領域に注目する必要がある。なぜならば、後述するように、溝ゲート型半導体装置では、予め半導体基板(1)に拡散層(4)を形成しておき、これを、積み上げ拡散層(5)を分離と同時に切り離す。基板に打ち込まれた不純物が、素子間分離酸化膜に沿って残ると、リーク電流の原因になる。この現象はゲート電極の寸法が小さくなるほど顕著になるために、不純物が素子間分離用酸化膜に沿って残らないような構造にする必要がある。
【0012】本発明の目的は、素子間分離用酸化膜に沿ったリーク電流の発生を抑制した溝ゲート型の半導体装置及びその製造方法を提供することにある。
【0013】
【課題を解決するための手段】上記目的を達成するために、本発明の半導体装置は、素子間分離用絶縁膜で囲まれた第1導電型の半導体基板領域に、第1導電型とは導電型の異なる第2導電型の一組の拡散層が所望の間隔をおいて配置され、一組の拡散層間に流れる電流を制御するために、半導体基板上にゲート絶縁膜を介してゲート電極が配置された電界効果トランジスタを有し、拡散層のゲート電極と重なりあう部分の一部を、素子間分離用絶縁膜と所望の間隔をおいて配置したものである。
【0014】さらに本発明の半導体装置は、素子間分離用絶縁膜で囲まれた第1導電型の半導体基板領域に、第1導電型とは導電型の異なる第2導電型の一組の拡散層が所望の間隔をおいて配置され、一組の拡散層間に流れる電流を制御するために、半導体基板上にゲート絶縁膜を介してゲート電極が配置された電界効果トランジスタを有し、拡散層間に流れる電流の方向と直角の方向には、拡散層を素子間分離用絶縁膜と所望の間隔をおいて配置したものである。
【0015】これらの半導体装置において、素子間分離用絶縁膜の一部分は、第1導電型の半導体基板領域との境界近傍が他の部分より薄いことが好ましい。また、半導体基板上に、拡散層を構成する第2導電型の一組の導電層が設けられ、導電層の間隙に絶縁膜を介してゲート電極が設けられることが好ましい。さらにまた、一組の拡散層の間の半導体基板に、拡散層と実質的に等しい深さの溝を有することが好ましい。
【0016】本発明を説明するために、図1に本発明の半導体装置の一例を示す。図1(A)はゲート電極と直角方向の断面図、図1(B)は、ゲート電極(9)に沿った断面図(図1(A)のaa’線に沿った断面図)である。図1(B)にみられるように、拡散層(4)が素子間分離用酸化膜(2)と接触しないように、ある間隔をおいて配置されている。なお、図1において、1は半導体基板、3は素子間分離用酸化膜の下に形成したチャネルストッパ層、5は積み上げ拡散層、6は積み上げ拡散層の上部を被う酸化膜、7は積み上げ拡散層の側壁絶縁膜、8はゲート酸化膜、10は層間絶縁膜、11はコンタクト孔、12は金属配線である。
【0017】このような拡散層を形成するためには、イオン打ち込みに際して、素子間分離用酸化膜(2)で囲まれた領域より小さい領域を開口するマスクを用いたり、または、素子間分離用酸化膜(2)の形成に際して、選択酸化法を利用して、自己整合的に、イオン打ち込みを防ぐマスクとなる酸化膜を形成する等の方法を用いることができる。
【0018】
【作用】上述したように、溝ゲート型半導体装置の課題のひとつは、図1(B)の断面で示した素子間分離用酸化膜(2)端に沿ったリーク電流である。これは、予め基板に形成した拡散層(4)が、素子間分離用酸化膜の端の薄い領域で、その下にもぐりこみ、これが、後の基板エッチングの際に、除去されないことに起因している。そこで、本発明のように、素子間分離用酸化膜(2)の端と拡散層(4)との間に所望の間隙を設ければ、リーク電流の心配は解消される。
【0019】
【実施例】〈実施例1〉以下、本発明の第1の実施例を図4以降を用いて説明する。本実施例では、イオン打ち込みのマスクを用いる方法を記述する。なお、半導体装置の断面図としては、同じ工程における、ゲート電極に直角な方向(A)と、平行な方向(B)を示す。
【0020】まず図4に示したように、半導体基板(1)に素子間分離用酸化膜(2)を選択酸化法を用いて成長させる。まず、p型の半導体基板(1)表面を酸化し、5nm程度の酸化膜(図示せず)を成長させる。この上に窒化膜(図示せず)を気相成長法で堆積し、所望の形状に加工する。窒化膜の膜厚は200nmである。この窒化膜をマスクにして、半導体基板(1)と同じ導電型の不純物であるボロンをイオン打ち込みする。この半導体基板(1)を酸化すると、窒化膜は酸素を通さないので、窒化膜で被われていない部分にのみ、素子間分離用酸化膜(2)が成長する。酸化膜の膜厚は250nmであり、また、素子間分離用酸化膜(2)に下には、素子分離特性を向上させるために、基板に含まれている不純物を濃くした、すなわち、ボロンを1018/cm3程度含んだチャネルストッパ層(3)が設けられる。これによって、素子間分離用酸化膜(2)をゲート酸化膜とする寄生MOSトランジスタのしきい電圧が大きくなり、リーク電流の原因となる反転層の形成が抑制される。次に、180℃に加熱した燐酸液を用いて窒化膜を除去する。さらにフッ酸溶液で薄い酸化膜を除去して半導体基板(1)表面を清浄にする。
【0021】次に、図5に示したように、積み上げ拡散層となる導電層を堆積する。本実施例では、まず気相成長法を用いて、非晶質シリコン膜(5’)を堆積した。膜厚は50nmである。ここで非晶質シリコンを用いたのは、後の積み上げ拡散層の分離に際して、滑らかな表面を得るためである。多結晶シリコンを用いると、多結晶シリコン表面の凹凸が基板表面に転写されるために、表面が荒れてしまう。この溝ゲート型半導体装置では、加工を受けた基板表面を能動領域として使うために、表面の荒れは防がなければならない。この非晶質シリコンの堆積は、形成温度を下げるだけで実現できる。具体的には、多結晶シリコンの堆積は620℃で行い、非晶質シリコンは520℃で堆積する。この非晶質シリコン膜に不純物イオンを打ち込んでおく。本実施例では、燐イオンを10kVのエネルギで、2×1015/cm2打ち込んだ。この条件では、打ち込まれた燐は非晶質シリコン膜(5’)に留まり、基板には達しない。さらに、このうえに、低抵抗化させるためのシリサイド膜(5”)を堆積する。具体的には、タングステンのシリサイドをスパッタ法を用いて、80nm堆積した。堆積温度は350℃なので、非晶質シリコンは結晶化せず、かつ、打ち込まれた燐イオンも基板には拡散しない。そしてさらに、この上に酸化膜(6)を堆積する。酸化膜の堆積も低温で行い、非晶質シリコン(5’)やシリサイド膜(5”)が結晶化しないようにする。形成温度は450℃である。膜厚は、エッチングによる膜減りを考慮して150nmを堆積させた。
【0022】次に、図6に示したように、この非晶質シリコン(5’)とシリサイド膜(5”)からなる積み上げた拡散層を、リソグラフィ法を用いて、ソースとドレインに分離する。具体的には、有機膜をパターン形状にして、これを用いてまず酸化膜(6)を加工した後に、その酸化膜(6)をマスクにして下地のシリサイド膜(5”)と非晶質シリコン膜(5’)を加工する。非晶質シリコン膜は基板と同じ材質なので、シリコン膜の加工の際に、半導体基板(1)が20nm程度削れてしまう。この様子を図6(B)の断面で見ると、積み上げた層のすべてが除去されて、素子間分離用酸化膜(2)の端に基板エッチングによる段差が観察される。
【0023】次に、図7に示したように、素子間分離酸化膜の端にかからないようにイオン打ち込み用のマスクとしてホトレジストパターン(101)を形成し、これを通して、基板内部の拡散層(4)を形成するためのイオン打ち込みを行う。イオン種は砒素であり、また、打ち込みエネルギは15kV、打ち込み量は1×1015/cm2程度である。イオン打ち込み後、ホトレジストパターン(101)を除去して熱処理を行うと、非晶質シリコン膜(5’)に打ち込まれた燐が基板に拡散するために、図7(A)の断面図に示したような拡散層が形成される。
【0024】次に、基板全体に窒化膜を堆積して、これを異方性エッチング法を用いて全面エッチングすると、図8に示したように、積み上げた拡散層(非晶質シリコン膜5’、シリサイド膜5”)の側壁にのみ窒化膜が残り、側壁絶縁膜(7)が形成される。この側壁絶縁膜(7)と酸化膜(6)とによって、積み上げ拡散層が絶縁される。側壁絶縁膜(7)の膜厚は約100nmである。さらに、この工程で露出したシリコン基板をエッチングして、基板に溝を掘り、拡散層(4)を分離する。掘った溝の深さは50nmである。この工程を図8(B)の断面で見ると、基板内の拡散層は完全に除去されて、素子間分離用酸化膜(2)の端に段差ができる。
【0025】次に、図9に示したように、溝の側壁を洗浄してゲート酸化膜(8)を公知の熱酸化法で形成する。酸化膜の膜厚は5nmである。
【0026】次に、図10に示したように、ゲート電極(9)を堆積して、これも公知のリソグラフィ法を用いてゲート電極のパターンに加工する。本実施例では、燐を含んだ多結晶シリコンをゲート電極に用いたが、低抵抗化をはかるために、タングステンやシリサイドを用いることも可能である。膜厚は100nm程度である。このゲート電極形状を図10(B)の断面から観察すると、積み上げ拡散層の上でゲート電極が盛り上がっているように見える。
【0027】最後に、図11に示したように、基板全面に層間絶縁膜として、500nm程度の酸化膜(10)を堆積し、これにコンタクト孔(11)を開口して、積み上げ拡散層、ゲート電極及び基板を露出させる。最後に、アルミニュームを主体とする金属配線(12)を形成して、本発明の第1の実施例による半導体装置を完成する。
【0028】〈実施例2〉上述したイオン打ち込みマスクを用いる方法では、チャネル幅の小さな半導体装置、すなわち、各図の(B)断面で見た素子間分離用酸化膜(2)の間隔が小さい半導体装置には使うことができない。これは、マスクの形成には合わせ余裕が必要だからである。そこで、このようなチャネル幅のさらに小さな半導体装置にも適用できる方法を、実施例2として説明する。このためには選択酸化法を用いる。
【0029】まず、図12に示したように、半導体基板(1)表面を酸化し、5nm程度の酸化膜(102)を成長させる。そして、この上に窒化膜(103)を気相成長法で堆積し、それを、図に示したように、所望の形状に加工する。窒化膜の膜厚は200nmである。
【0030】この半導体基板を酸化すると、窒化膜(103)は酸素を通さないので、窒化膜で被われていない部分にのみ、図13に示したように、酸化膜(104)が成長する。酸化膜の膜厚は、後の砒素イオン打ち込みでのマスクになるよう、30nmとした。
【0031】次に、図14に示したように、基板全体に窒化膜を堆積して、これを前述したように異方性エッチングで除去すると、既にある窒化膜(103)の側面にのみ側壁窒化膜(105)が残り、下地の酸化膜(104)の一部が被われる。
【0032】この状態でチャネルストッパ用にボロンを1×1013/cm2程度イオン打ち込みした。そして基板を酸化すると、図15に示したように、窒化膜(103)及び側壁窒化膜(105)で被われていない表面に、素子間分離用酸化膜(2)が成長する。酸化膜の膜厚は250nmであり、また、第1の実施例で述べたように、チャネルストッパ層(3)が設けられている。
【0033】次に、図16に示したように、窒化膜を除去する。窒化膜の除去には、180℃に加熱した、燐酸液を用いた。また、酸化膜(102)も除去し、表面を清浄にする。この結果、素子間分離用酸化膜(2)の端に、薄い酸化膜領域を持った形状ができあがり、この薄い酸化膜の領域が、拡散層形成の際にイオン打ち込みマスクとなる。
【0034】次に、図17に示したように、積み上げ拡散層として、半導体基板とは導電型の異なる不純物である燐を含む非晶質シリコン膜(5’)を、ついでシリサイド膜(5”)を堆積する。さらに酸化膜(6)を堆積する。条件は実施例1とまったく同じである。
【0035】これを、図18に示したように、積み上げ拡散層をソースとドレイン領域に分離する。図18(B)断面では、積み上げ拡散層は除去されて見えない。また、基板と素子間分離用酸化膜の端には基板エッチングによる段差が見える。
【0036】次に、図19に示したように、拡散層を形成するために、砒素イオンを打ち込む。この際、図19(B)断面に示したように、素子間分離用酸化膜(2)の端の酸化膜がイオン打ち込みのマスクとなるために、砒素が基板に入るのを防ぐ。
【0037】次に、図20に示したように、積み上げ拡散層の側壁に側壁窒化膜(7)を形成し、基板に溝を掘るが、その前に、酸化膜のエッチングを行って、素子間分離用酸化膜(2)の端の薄い酸化膜を除去する。この結果、図20(B)断面に示したように、2つの段が形成される。そして、素子間分離用酸化膜(2)の下に拡散層が形成されるのが防げる。
【0038】さらに、図21、22に示したように、実施例1と同様に、ゲート酸化膜(8)の形成、ゲート電極(9)の形成、金属配線(12)の形成を行って、本発明の第2の実施例の半導体装置が完成する。
【0039】〈実施例3〉実施例2は、選択酸化法を応用した例であるが、選択酸化法による素子分離には、寸法の限界がある。そこで、実施例3では、選択酸化法に代わって、微細化の可能なトレンチ素子分離法を用いて、自己整合的に拡散層のイオン打ち込みマスクを形成する方法を説明する。
【0040】まず、図23に示したように、半導体基板表面に酸化膜(102)を成長させ、さらに、窒化膜(103)を形成し、これらを所望の形状にする。窒化膜の膜厚は200nmである。
【0041】次に、図24に示したように、酸化膜を堆積して、異方性の全面エッチングを行うと、図のように、窒化膜(103)の側壁に酸化膜(104)が残る。
【0042】この窒化膜(103)と酸化膜(104)をマスクにして、半導体基板(1)を掘り下げ、図25に示すような形状にする。掘った溝の深さは0.3μm程度である。
【0043】次に、図26に示したように、窒化膜(103)の側壁を被う酸化膜(104)を除去した後に、再び基板を掘り下げると、図に示したように、2つの段差からなる溝が形成される。2つめの溝の深さは、約50nmである。そしてさらに、チャネルストッパ層(3)を、公知の斜めイオン打ち込み法を用いて形成する。斜めイオン打ち込み法を用いると、基板に垂直な面にもイオンを導入することができる。イオン種はボロンである。
【0044】次に、全面に薄い酸化膜(図示せず)を成長させてから、全面に酸化膜を堆積して、これを公知の平坦化法により、図27のようなトレンチ型の素子間分離用酸化膜(2)とする。
【0045】さらに、マスクとなっていた窒化膜(103)を除去し、さらに酸化膜(102)を除去して、図28の形状にする。
【0046】次に、基板表面をできるかぎり平坦化した後に、積み上げ拡散層として、半導体基板とは導電型の異なる不純物である燐を含む非晶質シリコン膜(5’)を、ついでシリサイド膜(5”)図29に示したように堆積する。さらに酸化膜(6)を堆積する。
【0047】そして、図30に示したように、積み上げ拡散層をソースとドレインに分離する。
【0048】さらに、図31のように、基板内部の拡散層(4)を形成するために、砒素をイオン打ち込みする。この際、トレンチ素子分離において、段差部がイオン打ち込みのマスクとなり、深い素子分離近傍にイオンが打ち込まれないようにしている。
【0049】次に、図32に示したように、積み上げ拡散層に側壁絶縁膜(7)を形成し、さらに、図33に示したように、素子間分離用酸化膜の段差部分の酸化膜を除去して、図33(B)断面に示した形状にする。そして、基板をエッチングすると、拡散層(4)は分離され、かつ、トレンチ型の素子間分離用酸化膜(2)の端には拡散層は形成されない。以下、図34、図35は実施例1と同様であるので説明は省略する。
【0050】〈実施例4〉これまでは、ひとつの導電型の半導体装置を例に本発明を説明してきた。しかし、実際には、導電型の異なる半導体装置を同一の基板上に作製した、相補型の半導体装置が用いられている。図36はその例を示したものである。作製方法はこれまで述べてきたものと本質的には同じであるが、半導体基板に導電型の異なる領域を形成することから始める。本実施例では、領域(1’)に燐を含むn型の基板領域を作り、領域(1”)にボロンを含むp型の領域を作った。これ以降の素子の形成は、これまで述べてきたものと同じであるが、一方の拡散層(4)、チャネルストッパ層(3)と他方の拡散層(4’)、チャネルストッパ層(3’)の導電型が異なるために、一方の素子に不純物を導入するときは、他方をマスクで被う必要がある。
【0051】図37は、図36に示した相補型半導体装置のパターン平面図を示したものである。30で示したパターンを用いて、この内部にn型の領域を形成し、それ以外にp型の領域を作る。31は素子間分離用酸化膜を形成するパターンであり、選択酸化膜のマスクとなる窒化膜を加工するのに用いる。n型、p型ともに同じパターンを用いる。32は積み上げ拡散層を形成するパターンである。積み上げ拡散層のシリコン膜には、導電型に応じてイオンを打ち分けるが、その際、33のパターンを用いて、一方のみを露出させる。次に、34と35のパターンを用いて、素子間分離用酸化膜の端に拡散層が打ち込まれるのを防ぐ。36はゲート電極パターンであり、37がコンタクトパターン、38が配線のパターンである。この平面パターンは、実施例1の場合を示したものであり、実施例2、3のように、自己整合的にマスクを形成する場合には、パターン(34)、(35)は不要である。
【0052】以上の実施例において、積み上げ拡散層の上層にはシリサイド膜を用いたが、タングステン又はモリブデンであってもよく、またシリサイドとしてはタングステン又はモリブデンのシリサイドが用いられる。
【0053】
【発明の効果】以上、幾つかの実施例を用いて説明してきたように、本発明の半導体装置によれば、これまでの溝ゲート型半導体装置で問題となっていた、素子間分離用酸化膜に沿った、ソースとドレイン間のリーク電流を抑制することができた。このため、溝ゲート型半導体装置の持つ、パンチスルー耐性や低寄生容量という優れた能力を最大限引き出すことができ、ひいては、高性能かつ高集積なLSIを実現できた。具体的には、本溝ゲート型の半導体装置を用いることで、0.1μm以下のゲート寸法を有する半導体装置が実現できた。これはメモリでは1ギガビットクラスのものに相当する寸法である。また、本発明の半導体装置の製造方法によれば、このような半導体装置を容易に製造することができた。




 

 


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