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半導体装置およびその製造方法 - 株式会社日立製作所
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発明の名称 半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−97432
公開日 平成6年(1994)4月8日
出願番号 特願平4−241722
出願日 平成4年(1992)9月10日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 石井 達也 / 宮本 正文 / 永井 亮 / 佐々木 靖彦
要約 目的
短チャネル効果に強く、低接合容量で、高速動作に適したMOSトランジスタおよびその製造方法を提供することである。

構成
N型ソース・ドレイン8,9の下側に不純物の濃度最大値が基板表面より深い位置にあるウエル層4を設け、ソース・ドレイン8,9とウエル層4との間に高不純物濃度のN型半導体層11を設ける。このN型半導体層11を自己整合的にイオン注入で形成するために、ゲート6の周辺に絶縁膜側壁11が設けられる。
特許請求の範囲
【請求項1】第一導電型のソース・ドレインの少なくとも一方の下側に、ウエル用不純物の濃度最大値が基板表面より深い位置にある第二導電型のウエル層を持つMOSトランジスタであって、前記ソース・ドレインと前記ウエル層の接する領域に、前記ソース・ドレインより低不純物濃度かつ前記ウエル層より高不純物濃度の第一導電型半導体層を有することを特徴とする半導体装置。
【請求項2】前記第一導電型半導体層と、前記第二導電型ウエル層の不純物濃度の差が、一桁以内である請求項1に記載の半導体装置。
【請求項3】前記第一導電型半導体層を、ゲート及びゲート周辺に形成した絶縁膜の側壁をイオン注入時マスクとしてイオン注入して形成することを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。
【請求項4】斜めイオン打ち込み技術を用いて前記第二導電型ウエル層を形成したことを特徴とする請求項1から請求項3のいずれかに記載の半導体装置及びその製造方法。
【請求項5】基板表面に第二導電型半導体層を形成し、続いて実質的にノンドープのSiをエピタキシャル成長することにより、前記第二導電型ウエル層を形成したことを特徴とする請求項1から請求項4のいずれかに記載の半導体装置及びその製造方法。
【請求項6】不純物濃度が、前記ソース・ドレインより低く、前記第一導電型半導体層より高い他の第一導電型半導体層を、ゲート絶縁膜に接してチャネル近傍に持つことを特徴とする請求項1又は請求項2のいずれかに記載の半導体装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は半導体装置に係り、特にサブミクロンレベルのMOSトランジスタを有する半導体装置に関する。
【0002】
【従来の技術】「日経マイクロデバイス」1991年11月号 pp.85〜p.93に記載されているように、シリコン半導体装置は、スケーリング則に従う素子微細化によって高速化、高集積化が進められている。サブミクロンレベルの微細MOSトランジスタでは、図2(a)のようにウエルの一部(図2(a)の4)を高濃度にした、短チャネル効果に強い構造が採用されている。上記文献では、さらに図2(b)のように高濃度ウエル層4をチャネル近傍のみに形成し、ソース・ドレイン8、9の下側に極力形成しないようにした構造が紹介されている。この構造によって、ソース・ドレイン8、9と高濃度ウエル層4の接触面積を減らせ、接合容量を低減できるので、回路の高速化が可能になる。
【0003】
【発明が解決しようとする課題】以上に示したように、微細MOSトランジスタを用いた回路を高速化するには、短チャネル効果に強く、接合容量の小さい構造を形成することが重要であり、図2(b)は、そのために改良を加えた一例である。ただしこの構造では、高濃度ウエルの領域を活性領域の一部のみに制限するためレジストマスクを用いたイオン注入を用いるので、高濃度ウエル4の面積がレジストの位置合わせ余裕幅分大きくなるという問題がある。このことは、通常より大きな位置合わせ余裕を必要とする斜めイオン打ち込みなどのプロセス技術を用いる場合には特に問題となる。逆に言えば、ゲートに対して自己整合的に高濃度ウエル層を形成できれば、接合容量を最大限まで小さくでき、さらなる高速化が可能になり有用ということである。また、ウエル濃度を上げる必要のある微細素子ほど、接合容量低減による高速化の効果は大きい。
【0004】そこで、本発明の目的は、短チャネル効果に強く、かつ、従来技術よりさらに接合容量を低減し、高速動作に適した半導体装置およびその製造方法を提供することである。本発明は、特に自己整合的に高濃度ウエル層面積を制限し、接合容量を低減することを目的とする。また、本発明の他の目的は、斜めイオン打ち込みを用いて形成するMOSトランジスタ構造について効果的な接合容量の低減を行うことである。また、本発明の他の目的は、エピタキシャル成長を用いて形成するMOSトランジスタ構造について効果的な接合容量の低減を行うことである。また、本発明の他の目的は、低濃度ソース・ドレインを用いて、高速動作が可能でかつ信頼性の高い素子を提供することである。また、本発明の他の目的は、高速動作するCMOS論理回路を提供することである。
【0005】
【課題を解決するための手段】本発明は、上記課題を解決するために、第一導電型ソース・ドレイン(図1の8、9)の少なくとも一方の下側に、ウエル用不純物の濃度最大値が基板表面より深い位置にある第二導電型ウエル層(図1の4)と、ウエル層より高不純物濃度の第一導電型半導体層(図1の11)を設けるものである。すなわち、この第一導電型半導体層によって、高濃度ウエルの不純物の一部を補償するものである。そのため、第一導電型半導体層の濃度は、高濃度ウエルより数倍高ければよい。
【0006】また、この第一導電型半導体層をイオン注入して形成するために、ゲート周辺に絶縁膜の側壁を形成して、ゲートと共にイオン注入用マスクとして用いるものである。また、パンチスルーを抑えるために上記側壁の幅を制御するものである。さらに、上記高濃度ウエルを斜めイオン打ち込みで形成し、逆短チャネル効果を用いて短チャネル効果を抑制するものである。また、上記高濃度ウエルをエピタキシャル成長を用いて形成し、微細MOSトランジスタ構造を形成するものである。また、上記素子構造に低濃度ソース・ドレインを併用するものである。また、上記素子構造を用いて、CMOS論理回路を構成するものである。
【0007】
【作用】本発明では、第一導電型の半導体層(図1の11)が、第二導電型の高不純物濃度層を打ち消すように構成されている。これによって、第一導電型のソース・ドレインと第二導電型の高濃度ウエル層(図1の4)の間に形成されていた空乏層はなくなり、代わりに第一導電型の半導体層(図1の11)と第二導電型のウエル(図1の2)との間に生じるようになる。この時、空乏層厚さは大きくなるので接合容量を減らせ、MOS論理回路を高速化できる。また、活性領域に、一時的に第二導電型の高濃度ウエルを形成しても、最終的にそれを打ち消して第一導電型層を形成して低容量化できる。すなわち、従来の高濃度ウエルの面積をレジストマスクによって制限する方法における、大きなマスク位置合わせ余裕が不必要となる。さらに、ゲート周辺に絶縁膜の側壁を形成した後にイオン注入により第一導電型半導体層(図1の11)を形成するので、チャネルとこの半導体層との位置関係を自己整合的に決められる。さらに、上記側壁の幅を制御することによって、チャネルと半導体層の距離を制御でき、パンチスルーを抑えられる。また、斜めイオン注入を用いた高濃度ウエルの適用によって、逆短チャネル効果を用いて短チャネル効果を抑えて微細素子を実現し、低電圧高速動作可能な素子を実現できる。また、エピタキシャル成長を用いて形成する低温動作高速動作に適したMOSトランジスタ構造について効果的な接合容量低減を行うことができる。また、低濃度ソース・ドレインによってドレイン端の電界を緩和し、信頼性の高い微細素子を実現し、低電圧高速動作可能な素子を実現できる。また、n、p両MOSトランジスタとも同じ原理で接合容量低減できるので、各ノードの接合容量の小さいCMOS論理回路を構成できる。さらに、実効的なソース・ドレインを深くできるため、ソース・ドレインの抵抗が下がり、高相互コンダクタンス特性を実現できる。
【0008】
【実施例】図1により第一の実施例を説明する。図1は、本発明を用いて構成したnチャネルMOSトランジスタであり、8、9をそれぞれソース、ドレインとし、ゲート絶縁膜5を介してゲート電極6を設けている。トランジスタのしきい値電圧は、p型ウエル2中に設けられたp型ウエル2より高濃度pウエル4の濃度によって決まる。そして、11が本発明の特徴のn型領域であり高濃度pウエル4より高濃度であり、ソース、ドレイン8、9より低濃度である。n型領域11は、ゲート電極6周辺に設けられた絶縁膜の側壁10を形成した後でイオン注入するによって、自己整合的にチャネル領域から0.1μmほど離して形成する。ゲート長0.3μmのとき、2は1016/cm3程度、4はピーク濃度で5×1017/cm3程度、11はピーク濃度で1018/cm3程度である。また、6は1020/cm3以上にドープされたn型ポリシリコンであり、厚さは300nm程度である。本実指令では、従来構造(図2(a))に新たにn型領域11を加えることによって高濃度pウエルの一部をn型にし、従来ソース・ドレイン8、9と高濃度ウエル4の間に生じていた空乏層をn型領域11とウエル2の間に移すことによって空乏層を厚くし、接合容量を減らすことによって、回路の高速化を図るものである。本実施例では、左右のn型領域11の間隔を0.5μm程度確保し、p型領域2の濃度を0.5μm技術のウエル濃度程度に設定することによって左右の11から伸びた空乏層がつながりパンチスルーするのを防いでいる。本実施例はnMOSトランジスタを構成したものだが、半導体中の各不純物導電型をすべて反転させることによって、pMOSトランジスタを構成しても同様の効果が得られる。また、図1では、ソース・ドレイン両方の下側にn型領域11を設けているが、回路構成によりどちらか一方の接合容量が遅延に大きく影響する場合には、一方のみ設けても高速化の効果がある。
【0009】次に、図3より第二の実施例を示す。図3は、本発明を用いて形成したCMOSインバータの配置図(a)及び断面図(b)である。図3(a)と、従来素子の配置図との違いは、断面図における11、21を設けるためのイオン注入用マスクが追加されることである。配置図において47が容量低減用n型イオン注入領域用、48が同p型領域用のマスクパターンであり、それぞれn、pMOSトランジスタの活性領域を囲む形に形成される。このマスクは、設計自動化技術を用いて生成することも可能である。すなわち、n型領域用には、活性化領域パターンとnMOSソース・ドレイン用イオン注入パターン、またp型領域用には、活性化領域パターンとpMOSソース・ドレイン用イオン注入パターンの共通部分を抜き出し、適当なシュリンク処理を加えて生成するものである。この自動生成によるマスクを用いた場合には図3(b)のように、ウエルコンタクトの下側に従来素子にない新たな不純物領域が形成されるが特性に与える影響はない。さて、こうして形成したデバイスは、Vccを高電位電源、Vssを低電位電源、Vinを入力端子、Voutを出力端子としてインバータ動作する。CMOS論理回路では、MOSトランジスタの駆動電流によって次段ゲートの容量を充電して信号が伝播する。すなわち、駆動電流の値が大きく、充電する容量が小さいほど高速化できる。そして、長い配線を要する一部の回路を除いて、速度を決めるのはゲート容量と接合容量の和である。本実施例において、出力ノードVoutに関係する接合容量は、n型領域11とp型ウエル2間の空乏層、及びp型領域21とn型ウエル12間の空乏層容量であり、いずれも低接合容量化されている。すなわち従来構造より少量の給電で動作するので高速である。本実施例は、本発明を用いてCMOSインバータを構成したものだが、その他のCMOS論理ゲートを構成する場合にも同様に各ノードの接合容量を減らせるので同様の速度改善効果が得られる。
【0010】次に、第一の実施例を形成するためのプロセスフローの概略を図4に示す。まず、図4(a)のように、基板1の上にp型ウエル2、素子分離用LOCOS絶縁膜3を形成した後、ボロンのイオン注入によって高濃度p型ウエル4を形成する。4のボロンの濃度は基板表面から200nm程度の位置にあり、ピーク濃度は5×1017/cm3程度である。また、15は汚染防止用のSiO2膜である。次に、図4(b)のように、表面にゲート絶縁膜5を形成し、ポリSi6及びSiO2膜7を被着したあとレジストをかけてドライエッチングすることにより、ゲートを形成する。ゲート絶縁膜5は5nm程度、ポリSi6はリンが1020/cm3程度ドープされてn型になっている。なお、ポリSi6とSiO2膜7の厚さの合計は、後で側壁10を形成できる程度に厚い必要がある。次に、図4(c)のように砒素をイオン打ち込みすることによってソース・ドレイン8、9を形成する。接合深さは100nm程度である。この後、絶縁膜を被着し、異方性ドライエッチングすることによってゲート周辺に側壁10を形成する。側壁厚さは200〜400nmである。その後、図4(d)のように、リンをイオン注入することによってn型領域11を形成する。11のピーク濃度は1018/cm3程度であり、高濃度p型ウエル層の一部を補償してn型にする。20はレジストであり、11を形成するために打ち込まれるイオンが素子分離用絶縁膜3を突き抜ける可能性がある場合にのみ被着してからイオン打ち込みを行う。図4(e)は、層間絶縁膜30を被着し、コンタクトホールを加工した後、配線用金属を被着し加工したものであり、こうして第一の実施例が構成される。
【0011】図5は、第一の実施例nMOSトランジスタのソース・ドレイン下側の不純物分布である。従来は、ソースドレイン8、9とp型ウエル4の間に空乏層が生じていたが、本発明ではn型領域11とpウエル2の間に生じて広がるので、接合容量が小さいことがわかる。本実施例ではn型領域のピーク濃度はp型高濃度ウエル4の2倍程度に設計してあるが、p型高濃度ウエル4を補償することができる濃度であれば、本実施例より高くても低くてもよい。
【0012】次に、図6より第三の実施例のnMOSトランジスタを示す。第一の実施例との違いは、高濃度ウエル層4の形状である。第一の実施例では高濃度ウエルを活性化領域の下側全面に設けているのに対して、第三の実施例ではゲートの下側を除いたソースドレインの周辺のみに設けている。本実施例は、第一の実施例に比べて、若干短チャネル特性が弱くなるが、ゲート容量を減らせるというメリットがある。また、接合容量の低減効果については、第一の実施例と同じであり、同様な高速化、低消費電力化が図れるものである。
【0013】次に、第三の実施例を形成するためのプロセスフローの概略を図7に示す。まず、図7(a)のように、基板1の上にp型ウエル2を形成するが、第一の実施例とは違い、この時点で高濃度ウエルは形成しない。そして、図7(b)のようにゲート絶縁膜5、ゲート電極6を形成した後、図7(c)のようにボロンイオンを注入して高濃度ウエル4を形成する。これに続いて図7(d)のように砒素イオンを注入そソース・ドレイン8、9を形成する。その後図7(e)(f)のように、図4同様にn型領域11を形成し、層間絶縁膜30及び配線層31を形成して素子が構成される。
【0014】次に、図8より第四の実施例のnMOSトランジスタを示す。この実施例も、高濃度ウエル層の形状に工夫を加えたものである。本実施例の特徴は、第一の実施例の高濃度ウエル4に加えて、斜めイオン打込みによって形成したp型領域17がポケット状に形成されていることである。本構造は、高濃度ウエル4によってパンチスルーをおさえ、ポケット状のp型領域17によって短チャネル効果によるしきい値低減を補うものである。すなわち本実施例は、第一、第三の実施例に比べてより微細なMOSトランジスタを実現できるので高相互コンダクタンス特性を得られる。接合容量の低減効果については、第一の実施例と同じであり、同様な高速化、低消費電力化が図れる。
【0015】次に、図8の素子を形成するためのプロセスフローの概略を図9に示す。図9(a)(b)は、p型ウエル2、素子分離用絶縁膜3、高濃度p型ウエル4、ゲート絶縁膜5、及びゲート電極6を形成する工程であり、第一の実施例プロセス図4(a)(b)と同様である。次に図9(c)は、斜めイオン打ち込みによってポケット状のp型領域17を形成する工程である。打ち込みのティルト角は30度程度である。一般にチャネル長が短くなると、短チャネル効果によって、しきい値電圧が下がるが、本構造では、斜めイオン打ち込みによってチャネルの一部の不純物濃度が高くなるため、この効果を緩和し、より微細な素子を形成できる。次に図9(d)(e)(f)は、ソースドレイン、n型領域11、層間絶縁層30、配線層31を形成する工程であり、図4(c)(d)(e)と同様の工程である。
【0016】次に、図10より第五の実施例のnMOSトランジスタを示す。本実施例はより微細な素子の構成に関するものである。第一の実施例との違いは、高濃度ウエル層の形成にエピタキシャル成長を用いることである。本実施例は、チャネル部表面の不純物濃度を急激に下げ、高濃度ウエル4の濃度分布を急峻にしていることである。この不純物分布によって、空乏層の伸びを正確に設計してパンチスルーを抑制しつつ、移動度を向上させて素子を高速化できる。特に低温動作に適した0.1μmレベルのゲート長を持つトランジスタを構成することができる。
【0017】次に、図10の素子を形成するためのプロセスフローの概略を図11に示す。図11(a)は、p型ウエル2を形成した後、浅いイオン注入によって表面に高濃度ウエル4を構成したものである。図10の第五の実施例は、第一、第三、第四の実施例より微細素子向けであり、ゲート長0.1μm程度のもので、4の濃度はピーク値で2×1018/cm3程度となる。図11(b)は、ノンドープのSiエピタキシャル成長により、高濃度ウエル4上に低濃度層13を形成したものである。このエピタキシャル成長には900℃程度の減圧エピタキシャル成長を用いることによって、表面との濃度差が2桁ほどある不純物分布を構成できる。この実施例では不純物分布の急峻さが重要であるため、これ以降の熱処理量を押さえる必要があり、酸化は800℃の高圧酸化、アニールは900℃のRTA(ラピッドサーマルアニール)を用いる。図11(c)は、選択酸化法により素子分離用絶縁膜を形成したものであり、膜厚は300nm程度である。図11(d)は、ゲート形成工程であり、n型ポリシリコン被着後、タングステンシリサイドなどの、イオン打ち込みに用いたイオンを透過させにくい材料を被着した後、ドライエッチングによるゲート加工をしたものである。この材料は、n型領域11形成のためイオン注入するときにイオンの突き抜けを防ぐ効果があるほか、ゲート抵抗を下げて高速化できるという効果もある。図11(e)は、ソース・ドレイン形成の工程であり、図4(c)と同様である。ただし、不純物の活性化アニールにはRTAを用いる。図11(f)は側壁形成、及びn型領域形成工程である。本実施例では側壁の幅は100〜200nmである。図11(g)は層間絶縁膜および配線層を形成する工程であり、図4(e)と同様である。ここでも、熱処理量が極力小さくなるプロセスを用いることが重要である。次に、図12より第六の実施例のnMOSトランジスタを示す。本実施例は、微細素子における信頼度を上げるために、第一の実施例に低濃度ソース・ドレイン24を加えた構造をしている。本実施例によれば、ドレイン端の電界を緩和し、素子耐圧を向上させ、また素子寿命を伸ばすことができる。本構造図において、25、10は、ゲート周辺に形成された二重の絶縁膜の側壁であり、25はソースドレイン8、9の位置を調整するため、10はn型領域11の位置を調整するために形成されるものである。
【0018】次に、図12の素子を形成するためのプロセスフローの概略を図13に示す。図13(a)は、p型ウエル2、素子分離用絶縁膜3、高濃度ウエル4を形成する工程であり、図4(a)と同様である。図13(b)は、ゲート絶縁膜5、ゲート電極6を被着・加工後、リンをイオン注入して低濃度ソース・ドレイン24を形成する工程である。24のリン濃度は1018〜1019/cm3程度である。図13(c)は、絶縁膜被着後、異方性ドライエッチングによりソースドレインの位置を調整するための側壁25を形成し、その後、砒素イオンを注入してソース・ドレイン8、9を形成する工程である。側壁の厚さは、ゲート長及び電源電圧によって最適値がきまり、50〜200nm程度である。図13(d)は、続いて容量低減のためのn型領域の位置調整のための側壁10を形成するための絶縁膜を被着する工程であり、被着後、異方性ドライエッチングによって側壁を構成する。ただし、素子設計によっては、ソース・ドレインの位置を調整するために形成した側壁25をn型領域の位置調整に兼用できることもあり、その場合には側壁10を新たに形成する必要はない。図13(e)は、リンをイオン注入しn型領域11を形成する工程、図13(f)は、層間絶縁膜および配線層を形成する工程であり、図4(d)(e)と同様である。
【0019】以上、第三から第六の実施例は、nMOSトランジスタを構成した例を用いて説明してきたが、pMOSトランジスタを構成しても同様の効果が得られる。
【0020】最後に、本発明による性能改善を図14に示す。図14は遅延時間のドレイン容量依存性である。本発明によれば、サブミクロンの素子についてソース・ドレインとウエルの間の接合容量を減らすことにより、回路の高速化が可能になり、特に配線長が短い回路ではその改善効果が大きい。
【0021】
【発明の効果】本発明の素子構造により、短チャネル効果に強く、かつ、従来技術よりさらに接合容量を低減し、高速動作に適した半導体装置を構成できる。




 

 


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