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発明の名称 半導体集積回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−97374
公開日 平成6年(1994)4月8日
出願番号 特願平4−269668
出願日 平成4年(1992)9月11日
代理人 【弁理士】
【氏名又は名称】玉村 静世
発明者 小口 聡
要約 目的
本発明の目的は、ラッチアップ耐圧を向上することにある。

構成
pチャンネル型MOSトランジスタ領域、nチャンネル型MOSトランジスタ領域、バイポーラトランジスタ領域に、ガードリング1をそれぞれ設け、それら間でのラッチアップ耐圧の向上を図る。
特許請求の範囲
【請求項1】 Pチャンネル型電界効果トランジスタ領域と、Nチャンネル型電界効果トランジスタ領域と、バイポーラトランジスタ領域とを含む半導体集積回路において、上記Pチャンネル型電界効果トランジスタ領域、及びバイポーラトランジスタ領域のそれぞれに対応してガードリングを設けたことを特徴とする半導体集積回路。
【請求項2】 Pチャンネル型電界効果トランジスタ領域と、Nチャンネル型電界効果トランジスタ領域と、バイポーラトランジスタ領域とを含む半導体集積回路において、上記Nチャンネル型電界効果トランジスタ領域、及びバイポーラトランジスタ領域のそれぞれに対応してガードリングを設けたことを特徴とする半導体集積回路。
【請求項3】 Pチャンネル型電界効果トランジスタ領域と、Nチャンネル型電界効果トランジスタ領域と、バイポーラトランジスタ領域とを含む半導体集積回路において、上記Pチャンネル型電界効果トランジスタ領域の周辺部、Nチャンネル型電界効果トランジスタ領域、及びバイポーラトランジスタ領域のそれぞれに対応してガードリングを設けたことを特徴とする半導体集積回路。
【請求項4】 上記Pチャンネル型電界効果トランジスタ領域は、N型ウェル領域の下にバイポーラプロセスによって形成されるN型埋め込み層を有し、当該Pチャンネル型電界効果トランジスタ領域に対応して形成されたガードリングは、バイポーラプロセスによって形成されるコレクタ引出層と同一の高濃度N型不純物領域を上記N型ウェル領域に有し、当該不純物領域が上記N型埋め込み層に電気的に接続されて成る請求項1又は3記載の半導体集積回路。
【請求項5】 上記Nチャンネル型電界効果トランジスタ領域は、P型ウェル領域の下に高濃度P型アイソレーション層を有し、当該Nチャンネル型電界効果トランジスタ領域に対応して形成されたガードリングは、上記P型ウェル領域内部にこれと電気的に接続されて形成された高濃度P型不純物領域を有して成るものである請求項2又は3記載の半導体集積回路。
【請求項6】 上記バイポーラトランジスタ領域は、N型埋め込み層の上にバイポーラトランジスタ用のN型ウェル領域を有し、当該バイポーラトランジスタ領域に対応して形成されたガードリングは、上記バイポーラトランジスタ用のN型ウェル領域の外側に形成されたP型ウェル領域に、これと電気的に接続した高濃度P型不純物領域を備えて成るものである請求項1乃至5の何れか1項記載の半導体集積回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、BiCMOSプロセスを用いた半導体集積回路、さらにはそれにおけるラッチアップ耐圧向上、及び暗電流防止技術に関し、例えば、SRAM(スタティック・ランダム・アクセス・メモリ)に適用して有効な技術に関するものである。
【0002】
【従来の技術】BiCMOSプロセスはアナログ機能とディジタル機能を併せ持つ混載LSI技術の一つであり、通常のバイポーラ工程に若干のMOS工程を付加することにより、高精度のアナログ処理や大電力ドライブに最適なバイポーラ回路と高集積及び低消費電力化に有利なCMOS(相補型MOS)回路を同一チップ上に搭載可能にするプロセス技術である。
【0003】例えば、BiCMOSプロセスによって構成されるドライブ回路(以下単にBiCMOSドライブ回路とも記す)は、原理的に、負荷駆動用のバイポーラトランジスタを備え、入力信号に対するバイポーラトランジスタのベース駆動論理をCMOS回路で採るように構成される。
【0004】尚、バイポーラトランジスタについて記載された文献の例としては昭和59年11月30日オーム社発行の「LSIハンドブック」P53〜P60がある。
【0005】
【発明が解決しようとする課題】ところで、BiCMOSプロセスによるLSIにおいては、電源端子と接地端子との間に寄生PNPN接合が存在する。PNPNサイリタ構造では、順方向降伏電圧以上の印加されるとオンし、電源−接地間に異常電流が流れ、そのような状態が保持される(ラッチアップ)。ラッチアップの原因は、寄生トランジスタが順方向にバイアスされること、トランジスタの接地電流増幅率積が1以上になること、電源の電流容量が保持電流以上であること、が考えられ、それの対策として、増幅率を下げる方法と、基板抵抗を大きくする方法が知られている。しかしながら、実際には十分な効果が得られておらず、製品レベルでのラッチアップ耐圧向上が必要とされる。
【0006】本発明の目的は、BiCMOS型半導体集積回路におけるラッチアップ耐圧向上を図ることにある。また、本発明の別の目的は、特別なプロセスを追加すること無しに、BiCMOS型半導体集積回路におけるラッチアップ耐圧向上を図ることにある。
【0007】本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【0008】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0009】すなわち、Pチャンネル型電界効果トランジスタ領域と、Nチャンネル型電界効果トランジスタ領域と、バイポーラトランジスタ領域とを含んで半導体集積回路が構成されるとき、上記Pチャンネル型電界効果トランジスタ領域、及びバイポーラトランジスタ領域のそれぞれに対応してガードリングを設ける。また、Pチャンネル型電界効果トランジスタ領域と、Nチャンネル型電界効果トランジスタ領域と、バイポーラトランジスタ領域とを含んで半導体集積回路が構成されるとき、上記Nチャンネル型電界効果トランジスタ領域、及びバイポーラトランジスタ領域のそれぞれに対応してガードリングを設ける。さらに、Pチャンネル型電界効果トランジスタ領域と、Nチャンネル型電界効果トランジスタ領域と、バイポーラトランジスタ領域とを含んで半導体集積回路が構成されるとき、上記Pチャンネル型電界効果トランジスタ領域の周辺部、Nチャンネル型電界効果トランジスタ領域、及びバイポーラトランジスタ領域のそれぞれに対応してガードリングを設ける。
【0010】さらに具体的な対応では、Pチャンネル型電界効果トランジスタ領域は、N型ウェル領域の下にバイポーラプロセスによって形成されるN型埋め込み層を有し、このとき当該Pチャンネル型電界効果トランジスタ領域に対応して形成されたガードリングは、バイポーラプロセスによって形成されるコレクタ引出層と同一の高濃度N型不純物領域を上記N型ウェル領域に有し、当該不純物領域を上記N型埋め込み層に電気的に接続して構成することができる。
【0011】また、Nチャンネルを形成するP型ウェル領域の下に高濃度P型不純物領域を形成し、Nチャンネル型電界効果トランジスタ領域の周辺の酸化膜開口部からPプラスインプラ層を介して上記P型ウェル領域及び高濃度P型不純物領域に所望電位を印加可能に構成することができる。
【0012】そして、上記バイポーラトランジスタ領域は、N型埋め込み層の上にバイポーラトランジスタ用のN型ウェル領域を有し、当該バイポーラトランジスタ領域に対応して形成されたガードリングは上記バイポーラトランジスタ用のN型ウェル領域の外側に形成したP型ウェル領域に、これと電気的に接続した高濃度P型不純物領域を備えて構成することができる。
【0013】
【作用】上記した手段によれば、Pチャンネル型MOSトランジスタ領域、Nチャンネル型MOSトランジスタ、及びバイポーラトランジスタ領域に対応してガードリングを形成することは、領域毎のシールドを形成し、このことが、BiCMOS型半導体集積回路におけるラッチアップ耐圧の向上を達成する。また、Pチャンネル型電界効果トランジスタ領域において、N型ウェル領域の下にバイポーラプロセスによって形成されるN型埋め込み層を適用し、バイポーラプロセスによって形成されるコレクタ引出層と同一の高濃度N型不純物領域をN型ウェル領域に形成して、ガードリングを構成することは、バイポーラトランジスタのプロセスを利用することができ、このことが、特別なプロセスを追加すること無しに、BiCMOS型半導体集積回路におけるラッチアップ耐圧向上を達成する。
【0014】
【実施例】図3(a)には、本発明の一実施例である半導体集積回路に適用されるPチャンネル型MOSトランジスタ領域の平面が示され、同図(b)には同図(a)のX−X´線切断断面が示される。
【0015】電界効果トランジスタの一例とされるPチャンネル型MOSトランジスタ領域は、図3(a)においてハッチングで示されるように酸化膜開口部1を有し、この酸化膜開口部1を介して、ラッチアップ耐圧向上のためのガードリングGRが形成されている。このガードリングGRは、特に制限されないが、バイポーラプロセスによって形成されるコレクタ引出層と同一の高濃度N型不純物領域3がN型ウェル領域5に形成され、さらに当該不純物領域3が上記N型埋め込み層4に電気的に接続されることによって形成されている。Pチャンネル型MOSトランジスタはN型ウェル領域5に形成され、その下にはN型埋め込み層4が形成されている。このN型埋め込み層4は、高濃度N型シリコンなどとされ、バイポーラプロセスによって形成されるコレクタ引出層と同一のインプラである高濃度N型不純物領域3、及びNプラス拡散層7を介して上記ガードリングGRに電気的に結合されている。上記N型ウェル領域5の上部にはPプラス拡散層2が形成され、このPプラス拡散層2にメタル配線層6が結合される。この部分が、Pチャンネル型MOSトランジスタのドレイン電極、及びソース電極とされ、その間にゲート電極が形成される。更に、上記酸化膜開口部1は、コンタクトホールによってメタル配線層6と電気的に結合される。この場合のメタル配線層6は、高電位側電源Vddに結合され、すなわちPチャンネル型MOSトランジスタの基板電位と等電位とされる。このため、このPチャンネル型MOSトランジスタ領域は、N型埋め込み層4及び高濃度N型不純物領域3によって包囲されるとともに、それが、メタル配線層6に電気的に結合されることによって電気的にシールドされた状態とされる。
【0016】図4(a)には、本発明の一実施例である半導体集積回路に適用されるNチャンネル型MOSトランジスタ領域の平面が示され、同図(b)には同図(a)のX−X´線切断断面が示される。
【0017】図4(a)に示されるように、電界効果トランジスタの一例とされるNチャンネル型MOSトランジスタ領域は、ハッチングで示されるように酸化膜開口部1を有し、この酸化膜開口部1を介して、ラッチアップ耐圧向上のためのガードリングGRが形成されている。すなわち、ガードリングGRは、特に制限されないが、上記P型ウェル領域9の内部にこれと電気的に接続されて形成された高濃度P型不純物領域としてのPプラス拡散層2を有して形成される。図4(b)に示されるように、Nチャンネル型MOSトランジスタはP型ウェル領域9に形成され、このP型ウェル領域9の下には高濃度P型アイソレーション層8が形成されている。P型ウェル領域9は、上記酸化膜開口部1とPプラス拡散層2によって電気的に結合されている。P型ウェル領域9の上部にはNプラス拡散層7が形成され、このNプラス拡散層7がメタル配線層6に結合される。この部分は、Pチャンネル型MOSトランジスタのドレイン電極、及びソース電極とされ、その間にゲート電極が形成される。更に、酸化膜開口部1は、コンタクトホールによってメタル配線層6に電気的に結合されている。この場合のメタル配線層6は、低電位側電源Vss(接地電位)に結合されることによって、Nチャンネル型MOSトランジスタの基板電位と等電位にされる。それによりNチャンネル型MOSトランジスタは電気的にシールドされた状態になっている。
【0018】図5(a)には、本発明の一実施例である半導体集積回路に適用されるバイポーラトランジスタ領域の平面が示され、同図(b)には同図(a)のX−X´線切断断面が示される。
【0019】バイポーラトランジスタは、バイポーラトランジスタ用のN型ウェル領域10に形成され、このバイポーラトランジスタ用のN型ウェル領域10の下には、N型埋め込み層4が形成されている。バイポーラトランジスタ用のN型ウェル領域10の外側にはP型ウェル領域9が形成され、また上部には、B(ボロン)イオンを注入することで形成されるBR層11が形成され、さらにPプラス拡散層2、Nプラス拡散層7が形成される。このPプラス拡散層2にバイポーラトランジスタのベース電極が形成され、Nプラス拡散層7の上にはPoly−Si(ポリシリコン)エミッタ12が形成され、高濃度N型不純物領域3にバイポーラトランジスタのコレクタ電極が形成される。さらに図5(a)においてハッチングで示されるように酸化膜開口部1が形成され、この酸化膜開口部1を介してガードリングGRが形成される。このガードリングGRは、特に制限されないが、バイポーラトランジスタ用のN型ウェル領域10の外側に形成されたP型ウェル領域9に、これと電気的に接続された高濃度P型不純物領域としてのPプラス拡散層2を含んで成る。このPプラス拡散層2は、コンタクトホールによってメタル配線層6と電気的に結合されている。このメタル配線層6は低電位側電源Vssに固定され、それにより当該バイポーラトランジスタは、電気的にシールドされた状態とされる。
【0020】図1には上記Pチャンネル型MOSトランジスタ領域、Nチャンネル型MOSトランジスタ、及びバイポーラトランジスタ領域を含む半導体集積回路の主要部が示され、図2にはそれの等価回路が示される。この半導体集積回路は、特に制限されないが、BiCMOSプロセスを用いたスタティックRAM(ランダム・アクセス・メモリ)などに含まれるBiCMOSインバータ回路とされる。
【0021】Pチャンネル型MOSトランジスタQ1と、Nチャンネル型MOSトランジスタQ2とが直列接続されることによってインバータINV1が形成され、同様にPチャンネル型MOSトランジスタQ3とNチャンネル型MOSトランジスタQ4とが直列接続されることによってインバータINV2が形成される。インバータINV1,INV2の入力ノードは、互いに結合されることによって当該出力バッファの入力ノードとされる。また、インバータINV1の出力ノードはバイポーラトランジスタQ5のベース電極に結合される。インバータINV2の出力ノードはバイポーラトランジスタQ5のエミッタ電極に結合され、ここが、当該BiCMOSインバータの出力ノードoutとされる。Pチャンネル型MOSトランジスタQ1,Q3のドレイン電極、及びバイポーラトランジスタQ5のコレクタ電極は、高電位側電源Vddに結合され、Nチャンネル型MOSトランジスタQ2,Q4のソース電極は低電位側電源Vssに結合される。本実施例スタティックRAMにおいて、このBiCMOSインバータ回路は、ある機能ブロックの出力信号を、次段の機能ブロックに高速で伝達するためのドライバとして機能する。図面上、一組のBiCMOSインバータが代表的に示されるが、他のインバータ回路や、その他の回路は、図1乃至図5に示されるMOSトランジスタ、バイポーラトランジスタなどの組合せによって形成される。すなわち、本実施例スタティックRAMに、適用されるPチャンネル型MOSトランジスタ、Nチャンネル型MOSトランジスタ、バイポーラトランジスタは、それぞれ上記のように、ガードリングGRが形成され、それによってラッチアップ耐圧向上が図られている。
【0022】尚、図1に示されるBiCMOSインバータ回路では、Pチャンネル型MOSトランジスタQ1とQ3との間、及びNチャンネル型MOSトランジスタQ2とQ4との間では、酸化膜開口が省略されている。これは導電性が互いに等しい場合に、そこでのラッチアップの発生を考慮する必要が無いことによる。
【0023】上記実施例によれば以下の作用効果が得られる。
【0024】(1)Pチャンネル型MOSトランジスタ領域、Nチャンネル型MOSトランジスタ領域、バイポーラトランジスタ領域には、それぞれガードリングGRが設けられているので、それら間でのラッチアップ耐圧が向上される。
【0025】(2)Pチャンネル型MOSトランジスタ領域において(図3参照)、ガードリングGRは、特に制限されないが、バイポーラプロセスによって形成されるコレクタ引出層と同一の高濃度N型不純物領域3がN型ウェル領域5に形成され、さらに当該不純物領域3が上記N型埋め込み層4に電気的に接続されることによって形成されたガードリングGRがメタル配線層6と電気的に結合され、この場合のメタル配線層6が、高電位側電源Vddに結合されることによってPチャンネル型MOSトランジスタの基板電位と等電位とされるため、Pチャンネル型MOSトランジスタ領域は電気的にシールドされた状態とされ、それによりラッチアップ耐圧が向上される。
【0026】(3)Nチャンネル型MOSトランジスタ領域において(図4参照)、ガードリングGRは、P型ウェル領域9の内部にこれと電気的に接続されて形成されたPプラス拡散層2を有して形成され、このPプラス拡散層2がコンタクトホールによってメタル配線層6に電気的に結合され、この場合のメタル配線層6が低電位側電源Vss(接地電位)に結合されることによってNチャンネル型MOSトランジスタの基板電位と等電位にされ、Nチャンネル型MOSトランジスタが電気的にシールドされた状態になるので、ラッチアップ耐圧が向上される。
【0027】(4)バイポーラトランジスタ領域において(図5参照)、ガードリングGRは、バイポーラトランジスタ用のN型ウェル領域10の外側に形成されたP型ウェル領域9に、これと電気的に接続されたPプラス拡散層2を備えて形成され、Pプラス拡散層2を介して低電位側電源Vssが印加されることにより、当該バイポーラトランジスタは、電気的にシールドされた状態とされるので、ラッチアップ耐圧が向上される。
【0028】(5)また、Pチャンネル型電界効果トランジスタ領域において、N型ウェル領域の下にバイポーラプロセスによって形成されるN型埋め込み層4を適用し、バイポーラプロセスによって形成されるコレクタ引出層と同一の高濃度N型不純物領域3をN型ウェル領域10に形成して、ガードリングGRを構成することは、バイポーラトランジスタのプロセスを利用することができるので、特別なプロセスを追加すること無しに、BiCMOS型半導体集積回路におけるラッチアップ耐圧向上を図ることができる。
【0029】以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0030】例えば、上記実施例では、ガードリングGRによって、Pチャンネル型MOSトランジスタ領域や、Nチャンネル型MOSトランジスタ領域、さらにはバイポーラトランジスタ領域を完全に包囲するようにしたが、導電性若しくはタイプが異なる隣接トランジスタ間に、ガードリングGRを形成すれば、ラッチアップ耐圧向上を図ることができる。本明細書において、ガードリングGRには、無端状に形成される場合と、コ字状、L字状、さらには直線状等のように有端の場合をも含まれるものと解されたい。
【0031】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるスタティックRAMに適用した場合について説明したが、本発明はそれに限定されるものではなく、ダイナミックRAMや、データ処理装置などの各種半導体集積回路に広く適用することができる。
【0032】本発明は、少なくとも半導体集積回路製造技術によって得られることを条件に適用することができる。
【0033】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0034】すなわち、Pチャンネル型MOSトランジスタ領域、Nチャンネル型MOSトランジスタ、及びバイポーラトランジスタ領域に対応してガードリングを形成することにより、領域毎のシールドが形成され、それによって、BiCMOS型半導体集積回路におけるラッチアップ耐圧が向上される。また、Pチャンネル型電界効果トランジスタ領域において、N型ウェル領域の下にバイポーラプロセスによって形成されるN型埋め込み層を適用し、バイポーラプロセスによって形成されるコレクタ引出層と同一の高濃度N型不純物領域をN型ウェル領域に形成して、ガードリングを構成することは、バイポーラトランジスタのプロセスを利用することができるので、特別なプロセスを追加すること無しに、BiCMOS型半導体集積回路におけるラッチアップ耐圧向上を図ることができる。




 

 


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