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発明の名称 半導体集積回路装置および配置配線方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−97370
公開日 平成6年(1994)4月8日
出願番号 特願平5−51662
出願日 平成5年(1993)3月12日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 持田 哲也 / 篠崎 雅継 / 勝部 武樹 / 石川 佐孝 / 大坂 英樹 / 福中 秀忠 / 三浦 修一
要約 目的
本発明の目的は、LSI内の配線長を短くし、遅延を小さくすると共に配線の混雑を抑制することにある。

構成
LSI内のブロック配置においてデータパス部を周辺に配置し、制御部を中央に置く。さらに、異なるバスのお互いの同一対応バイト、または、同一対応ビットを同一のデータパスブロックに集めて配線する。このような配置配線を実現するために同一対応ビットをテーブルを用いる。また、データパスブロック優先配置領域をLSI半導体基板の周囲に近い側に設ける。
特許請求の範囲
【請求項1】複数の外部データパスまたは外部データバスが接続される複数のトランジスタ回路を同一の半導体基板上に構成した半導体集積回路装置において、少なくとも一部の前記複数の外部データパスまたは外部データバスに対する同一対応ビットの配線を同一ブロックに配置したことを特徴とする半導体集積回路装置。
【請求項2】請求項1記載の半導体集積回路装置において、前記同一対応ビットの配線の信号ピンどうしを近傍に配置したことを特徴とする半導体集積回路装置。
【請求項3】請求項1または2記載の半導体集積回路装置において、前記複数のトランジスタ回路は、複数の外部データバス間の転送制御を行うバス制御装置の回路を構成することを特徴とする半導体集積回路装置。
【請求項4】複数の外部データパスまたは外部データバスが接続される複数のトランジスタ回路を同一の半導体基板上に構成した半導体集積回路装置において、少なくとも一部の前記複数の外部データパスまたは外部データバスに対する同一対応ビットの配線を同一ブロックとして前記半導体基板の周辺に配置し、制御部を構成するブロックを中央部に配置したことを特徴とする半導体集積回路装置。
【請求項5】請求項4記載の半導体集積回路装置において、前記同一対応ビットの配線の信号ピンどうしを近傍に配置したことを特徴とする半導体集積回路装置。
【請求項6】請求項4または6記載の半導体集積回路装置において、前記複数のトランジスタ回路は、複数の外部データバス間の転送制御を行うバス制御装置の回路を構成することを特徴とする半導体集積回路装置。
【請求項7】請求項1または2記載の半導体集積回路装置であって、上記半導体基板の上記外部データパスまたは外部データバスに沿って配置され、上記外部データパスまたは外部データバスを同一対応ビットごとに扱う複数のデータパスブロック、上記半導体基板上の上記データパスブロックを挟んで上記外部データパスまたは外部データバスに対向する位置に配置され、上記データパスブロックのデータパスの制御を行う1または複数の制御ブロック、を有することを特徴とする半導体集積回路装置。
【請求項8】請求項7記載の半導体集積回路装置において、前記同一対応ビットの配線の信号ピンどうしを近傍に配置したことを特徴とする半導体集積回路装置。
【請求項9】前記請求項1から請求項8までのいずれかの半導体集積回路装置の半導体基板上のセルおよび信号線の配置配線を行うために、同一対応ビットの対応関係から、同一対応ビットにかかわるセルおよび信号を同一のデータパスブロックに配置配線する半導体集積回路装置のセルおよび信号の配置配線方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、コンピュータシステムの特定の機能を一半導体装置で構成した半導体集積回路装置に係り、特に内部ブロック配置配線及び外部ピン配列に関する。
【0002】
【従来の技術】従来より、二つ以上のバスを接続するようなLSIにおいては、LSI内およびLSI搭載基板上の配線の混雑を緩和するために、同一バス上の信号は、信号は、LSIの四辺のうちの同一の辺に結線され、異なるバス信号は別の辺、多くは対向する辺に結線されるのが普通である。この結果、バス接続のためのパスはLSI内を主に対向に渡るように縦横に配線される。縦横に配線されたバス線の混雑を整理して設計中の未配線を少なくする方法として、例えば特開平2−66970に示されているように、LSI内部を縦横に渡る配線領域をマクロとして定義し、それにデータバスを接続するようにする技術などがあった。
【0003】一方、コンピュータシステムを構成する装置の動作周波数の増大と共に、それを構成するLSI内部のゲートおよび配線による信号伝達遅延が、装置の律速遅延として問題になりつつある。特にLSI内部の配線遅延は、配線幅の縮小に伴い配線抵抗が増大し、LSI搭載基板上の同じ長さの配線遅延に比べて、数十倍になる場合さえある。
【0004】そこで例えば、特開平2−284468に開示されているように、駆動能力の大きなセルを格子状に配置し、配線長に応じてこれらのセルを経由するようにして高速化を図るような技術があった。
【0005】また、回路規模の大型化に伴って配線の複雑さが増し、特に複数バスまたはパスを接続するLSI内の中央付近の配線が困難になるという傾向がある。
【0006】そこで例えば、特開平3−110865に開示されているようにLSI中央部付近のセル配置間隔を広げて配線を通りやすくするという技術があった。
【0007】その他、外周部に配置された入出力回路と内部の機能ブロックとの接続に関して、特開平3−218669号公報が挙げられる。
【0008】
【発明が解決しようとする課題】前述した駆動能力の大きなセルを格子状に配置し、配線長に応じてこれらのセルを経由するようにして高速化を図るような技術においては、駆動能力の一定なセルだけを使って、LSIを構成する従来の方法に比べ、LSI製造プロセスの変更が必要であり、製造価格が高価になってしまうという問題点があった。
【0009】また、LSI内部を縦横に渡る配線領域をマクロとして定義し、それにデータバスを接続するようにする技術についても、このような配線専用マクロを組入れたLSI製造プロセスを新たに設けなければならず、やはりLSI製造価格が高価になってしまうという問題点があった。
【0010】LSI中央付近のセル間隔を広げて配線を通りやすくする技術では、LSI自体の集積度が低下してしまうという問題点があり、同等の集積度を期待すると、周辺部では従来にも増して配線が混み合ってしまう。
【0011】本発明の目的は、LSI製造プロセスに変更を加えずに、LSI内の配線にかかわる信号遅延時間を短くし、システム性能を向上すると共に、配線の混雑を抑制した半導体集積回路装置を提供することにある。
【0012】
【課題を解決するための手段】上記目的を達成するために、LSI内のブロック配置においてデータパス部を周辺に配置し、制御部を中央に置く。
【0013】さらに、異なるバスのお互いの同一対応バイト、または、同一対応ビットを同一のデータパスブロックに集めて配線し、ある単位バイトごと、またはある単位の複数ビットごとに分割したことで、ブロック間渡りをなくし、LSI内部の配線長の短縮を行なう。
【0014】
【作用】データパス部を周辺に配置したことで、データ入力パスの配線長を短くすることができる。
【0015】また、同一対応ビットを同一のデータパスブロックに集めて配線し、ある単位バイトごと、またはある単位の複数ビットごとに分割したことで、ブロック間渡り信号を少なくすることができる。
【0016】さらに、各外部バスまたは外部パスの単位バイト内の入力ピン、出力ピンを近接して配置することで、LSI内部の配線を短くすることができる。
【0017】
【実施例】本発明の実施例を図面を用いて説明する。
【0018】図1は、本発明による半導体集積回路装置の内部構成および外部バスとの接続を示す図である。
【0019】半導体集積回路101は、二つの外部バス102と外部バス103とに接続され、各バス間の転送制御を司るものである。半導体集積回路101の制御を主に担当するコントローラブロック104は中央付近に配置される。そして、データパスの接続、切り替えを行い、その通り道となる、データパスブロック105は、周辺のドライバ106の近くに置かれる。データパスブロック105は、ある大きさの単位バイトまたはある単位の複数ビット例えば1バイト単位にブロック分割されており、LSI全体では32個のデータパスブロックで32バイトのデータを扱うような例である。これらデータパスブロックは105は対応する信号線のバッファドライバ106のそばに置かれるようにする。コントローラブロック104からは、データ経路およびデータの保持加工を指示する制御信号が、各データパスブロック105に出力される。バス信号線116,117の半導体集積回路101内部入出力信号112,113は、バッファドライバ106を通り近接のボンディングパッド107を経由して外部と接続される。
【0020】外部バス103向けの内部信号線112と、外部バス102向けの内部信号線113とは、このブロック内だけを経路とするようになる。そこで、外部信号線116または117は長めの配線になる可能性があるが、LSI内部の信号線112,113は短くなる。単位長さ当りの配線遅延が相当に大きいLSI内部信号線の方を短くできるので、遅延時間としては全体として短くなり有利になる。
【0021】また、ボンディングパッド107に一対一に対応する信号ピンは、対応のデータパスブロックのそばに配置することで信号線をやはり短くできる。
【0022】以上の配置配線規則をCADシステムとして自動化すれば、人手で実行する場合に比べてより簡便に配置配線を行うことができる。
【0023】図2は、本発明による半導体集積回路装置101と本発明による半導体集積回路装置のセルおよび信号の配置配線方法をCADに適用する際に用いる対応ビットグループテーブル206との関係を示す図である。
【0024】半導体集積回路装置101は、バスA102、バスB103を接続制御し、それぞれバス信号117−0と116−0、それに117−1と116−1などが対応バイトとなっている。この対応バイトは、対応ビットグループテーブル206によってその対応関係が示されている。グループ番号0で示されたバイト0のバス信号は、グループ0用データパスブロック105−0に接続される。
【0025】同様にグループ番号1で示されたバイト1のバス信号は、グループ1用データパスブロック105−1に接続される。
【0026】対応グループビットテーブル106は、二つのバス、バスA102、バスB103のどの信号がどのビットグループに属するかを示すもので、通常は図に示すように同一バイトに同一グループ番号を割当てることで、対応バイト同士を割り振るようにする。ただし、必ずしもこのように同一グループの範囲と同一バイトとを一致させる必要があるものではなく、適切な数の複数ビットまたは複数バイトを単位とすればよい。
【0027】このようにして構成されたデータパスブロック105−0、105−1などを、本発明では、半導体基板上の周辺に配置する。バスB103向けの内部信号線112と、バスA102向けの内部信号線113とは、このブロック内だけを経路とするようになる。これらデータパスブロック104を半導体基板上の周辺に配置することでデータパスのLSI内部信号線を短くできる。さらにボンディングパッド207から内部ブロック105への接続が短くなるように対応ビットグループテーブル206で同一グループに指定された信号のボンディングパッド107は、対応する内部ブロック105の近傍に配置する。これらの結果として、外部信号線116または117は長めの配線になる可能性があるが、単位長さ当りの配線遅延が相当に大きいLSI内部信号線の方を短くできるので、遅延時間としては全体として短くなり、高い転送性能を得られる。
【0028】図3を用いて、データパスブロック105をLSI半導体基板上の周辺に配置することをCADで自動化するために設けるデータパスブロック優先領域301を説明する。図3においてハッチングで示すようにデータパスブロック優先領域301を半導体基板上の周辺に設定する。ここにはデータパスブロック105を優先して配置し、制御ブロック104−1,104−2,104−3,104−4などは、この内側に配置する。もちろんデータパスブロック優先領域301に空きができれば制御ブロック104のうちのいくつかがこの領域を使用しても良い。
【0029】LSI搭載基板上でバスA102、バスB103がLSI101から見て同一側にある場合などには、図4に示すようにその側にデータパスブロック優先領域301を設ける。
【0030】このようにして(1)同一対応ビットは、同一データパスブロックに配置し、(2)同一データパスブロックを半導体基板上の周辺またはバスに沿う側に配置する、ことで配線遅延が相当に大きいLSI内部信号線を短くでき、遅延時間を短くし高い転送性能を得られる。また、データパスが、半導体基板上の内部に入り込まないので、これらの混雑を緩和でき設計途中での未配線を少なくできる。
【0031】本実施例は、LSIが制御を行う外部バスが二つの場合であるが、三つ以上でも前記(1)(2)のようにすることで同様の効果が得られる。また、データパスはアドレスを扱うものであってももちろん構わず、いわゆるデータだけに限定されるものではない。
【0032】図5は従来の半導体集積回路内のブロック配置の一例を示す図である。LSI搭載基板上の配線の混雑を避けるため、外部バス102向け信号線117と、外部バス103向け信号線116との各々のバッファドライバとボンディングパッドそしてピン位置とは対向になるように配置されている。その結果、同一ビット位置である信号線116と117とが接続されるときは、LSI内部を対向辺に渡るように経路をとる。このため、基板上の配線に比べて、単位長さ当りの配線遅延の大きなLSI内部配線の影響を大きく受けることになり、転送遅延時間は全体として大きな値となってしまう。
【0033】
【発明の効果】上記目的を達成するために、LSI内のブロック配置においてデータパス部を周辺に配置し、制御部を中央に置く。
【0034】さらに、異なるバスのお互いの同一対応バイト、または、同一対応ビットを同一のデータパスブロックに集めて配線することで、ブロック間渡りをなくし、LSI内部の配線長の短縮が実現でき、遅延時間を短くし高い転送性能を得られる。
【0035】また、データパスが、半導体基板上の内部に入り込まないので、これらの混雑を緩和でき設計途中での未配線を少なくできる。




 

 


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