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発明の名称 高信頼度コンピュータチップ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−97366
公開日 平成6年(1994)4月8日
出願番号 特願平4−241704
出願日 平成4年(1992)9月10日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 青木 正明 / 加藤 正高
要約 目的
本発明はソフトエラーの問題を解決し、かつメモリ容量が従来よりも大きなコンピュータチップを提供することである。

構成
本発明のコンピュータチップは、図1に示すように、ソフトエラーが最も発生しやすい主記憶装置(メインメモリ)を上部のSOI層13上に形成し、CPUを下部のSi基板11上に形成し、その間に絶縁膜12を設けたものである。
特許請求の範囲
【請求項1】中央処理装置と主記憶装置が同一の半導体チップ上に集積形成されたコンピュータチップであって、上記中央処理装置が半導体基板上に形成され、該半導体基板上に絶縁膜を介して形成された半導体薄膜上に上記主記憶装置が形成されていることを特徴とするコンピュータチップ。
【請求項2】上記半導体がシリコンであり、上記絶縁膜が酸化膜であることを特徴とする請求項1記載のコンピュータチップ。
【請求項3】上記主記憶装置のメモリセルがMOS型であることを特徴とする請求項1および請求項2記載のコンピュータチップ。
【請求項4】上記中央処理装置の基本素子がCMOSトランジスタであることを特徴とする請求項1から請求項3のいずれかに記載のコンピュータチップ。
【請求項5】記憶制御装置と入出力プロセッサとが上記主記憶装置とともに上記単結晶半導体薄膜上に形成されていることを特徴とする請求項1から請求項4のいずれかに記載のコンピュータチップ。
【請求項6】上記主記憶装置がMOSスタティックランダムアクセスメモリであることを特徴とする請求項1から請求項5のいずれかに記載のコンピュータチップ。
【請求項7】上記MOSスタティックランダムアクセスメモリのメモリセルがフリップフロップ型であり、その駆動トランジスタが単結晶の上記半導体薄膜上に形成された第一導電型MOSトランジスタであり、その負荷トランジスタが該単結晶半導体薄膜の上部に形成された多結晶ポリシリコン層に形成されていることを特徴とする請求項1から請求項6のいずれかに記載のコンピュータチップ。
【請求項8】複数個の中央処理装置が半導体基板上に形成され、それらが並列に動作することを特徴とする請求項1から請求項7のいずれかに記載のコンピュータチップ。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は大容量メモリである主記憶装置とプロセッサすなわち中央処理装置(以下CPUと略す)とをともに同一チップ上に集積形成した1チップコンピュータに関するもので、特に宇宙用などの放射線環境下においても、高い信頼度で使用しうるコンピュータチップに関する。
【0002】
【従来の技術】従来より考えられている1チップコンピュータのブロック構成の一例を図2に示した。ここで21はCPU、22は記憶制御装置、23は入出力プロセッサ、24は主記憶装置(メインメモリ)である。従来例では一般に、これらの構成要素はいずれも単一のSi基板25上に形成されていた。この従来チップを宇宙などの放射線環境下で使用しようとすると、高エネルギーイオンや電離性放射線がSi基板に入射し、雑音電荷をSi基板中に生成し、その雑音電荷によりメモリの蓄積情報が反転してしまうとの問題、すなわちソフトエラーが頻繁に生じてしまうとの問題があった。この問題は例えば、F. W. Sexton, J. S. Fu, R. A. Kohler, R. Koga 著の IEEE Trans. on Nuclear Science, 1989年、36巻、2311頁より2317頁までに掲載された論文SEU Characterization of a hardened CMOS 64 K and 256 K SRAMにおいて報告されている。また従来のコンピュータチップではメインメモリの容量を大きくしようすると、チップサイズを大きくしなければならず、スペースシャトル等の宇宙船内などの限られた空間での使用に向かなかった。またチップサイズを一定に保った場合には、メモリ容量が限られていた。
【0003】
【発明が解決しようとする課題】従って本発明の目的とするところは、上記従来技術の問題を解決した、高信頼度かつメモリ容量の大きなコンピュータチップを提供することにある。
【0004】
【課題を解決するための手段】上記目的を達成するために本発明の代表的な実施形態では図1に示すように、高エネルギーイオンや電離性放射線によるソフトエラーが最も発生しやすいメインメモリ部をSi基板上部のSOI(Silicon on Insulator)層13に形成する一方、CPUを下部のSi基板11上に形成し、下部のSi基板11と上部のSOI層13との間に絶縁膜12を形成した所謂3次元構造のコンピュータチップとした。
【0005】
【作用】メインメモリを、図1に示すような上部のSOI層13上に形成したので、高エネルギーイオンや電離性放射線がチップに照射され下部のSi基板11中に雑音電荷を生成しても、下部のSi基板11中の雑音電荷が上部のSOI層13上に形成されたメモリセルへ流入されることが層間の絶縁膜12によりほぼ完全に阻止できる。SOI層13中で生成した雑音電荷のメモリセルへの流入は残るものの、メインメモリ部のソフトエラー率は従来よりも大幅に低減できた。また従来ではメインメモリとCPUがチップ面を分割して占有していたのに対し、本発明ではメインメモリがSOI層13のほぼ全面を占有できるので、メモリ容量の拡大も図れた。このように本発明によりソフトエラーに強く、メモリ容量の大きなコンピュータチップが実現できた。
【0006】
【実施例】本発明の第一の実施例を図1により説明する。第一の実施例は本発明のコンピュータチップの断面構造を示すものである。図1において、11はp型Si基板、12は酸化膜であり、熱酸化法またはCVD(Chemical Vapor Deposition)法などで形成した。13はSOI層であり、その製法例は次のようである。第一の製法では、先ずフォトリソグラフィーにより酸化膜12にシード領域となる開口部を形成し、12上に超高真空中で電子ビーム加熱蒸着法によりSiを堆積し非晶質Si膜を形成する。その後、乾燥ガス中で500〜700℃の熱処理を加え、シード領域からの固相エピタキシャル成長により先に堆積した非晶質Si膜を単結晶化してSOI層13を形成する。SOI層の第二の製法としては、G. Shahidi, B. Davariらが90年の国際電子デバイス会議(International Electron Devices Meeting, Technical Digest,p. 587)で発表したような Siの Epitaxial Lateral Overgrowth(ELO)による方法がある。この方法では狭い線状の開口部を酸化膜12に形成してシード領域とし、その後、SiCl4ガスを用いたSiの選択エピタキシャル成長によりSOI層13を成長させる。この成長は開口部に始まり、縦方向に続いて酸化膜上に横方向にも進む。このようにしてSOI層13が形成できるが、その層の薄膜化と平坦化は Shahidiらが前述の文献で開示しているように、化学的・機械的研磨(Chemical-Mechanical Polishing)により行なえる。本実施例ではコンピュータのCPUを下部のSi基板11上に形成し、メインメモリは上層のSOI層13上に形成した。また、記憶制御装置と入出力プロセッサも上層のSOI層13上に形成した。14はCPUと記憶制御装置を接続する配線であり、下部のSi基板11の表面領域に作成したデバイスと上部のSOI層13の表面領域に作成したデバイス間を結線する。15は表面保護膜(パッシベーション膜)である。16は高エネルギーイオンや電離性放射線の飛跡である。本実施例ではメインメモリを絶縁膜12上の上部のSOI層13に形成したので、高エネルギーイオンや電離性放射線がチップに照射して下部のSi基板11中に雑音電荷を生成しても、その雑音電荷のメモリセルへの流入は絶縁膜12によって妨げられる。SOI層13中で生成した雑音電荷のメモリセルへの流入は残るものの、従来よりも大幅にソフトエラー率を低減できた。例えばSOI層の厚さをtμm、高エネルギーイオンのSOI層13の表面からの飛程をmμmとすれば、高エネルギーイオンが生成する雑音電荷のおよそt/mだけがメモリセルに流入する。本実施例ではSOI層の厚さは50nmから0.5μmであり、重イオンの平均的な飛程は5〜10μmなので、メモリセルに流入する雑音電荷は1/10以下に低減できた。さらに本実施例によると、メインメモリがSOI層13のほぼ全面を占有できるので、従来よりもメモリ容量の拡大が図れた。
【0007】本発明の第二の実施例を図3により説明する。本実施例はSOI層306にMOSスタティックRAM(Randam Access Memory)を形成してメインメモリとし、Si基板31の上にはCMOSデバイスによるCPUを形成したコンピュータチップの実施例である。図3において、31はn型Si基板、32はpウェル、33はnウェル、34は素子分離用のフィールド酸化膜である。nMOSトランジスタはpウェル32の表面領域に35と36なるn型高濃度不純物領域をそれぞれソース、ドレインとし、301、303をポリシリコンゲート電極層およびゲート酸化膜として形成される。pMOSトランジスタはnウェルの表面領域33に37と38なるp型高濃度不純物領域をそれぞれドレイン、ソースとし、302、303をポリシリコンゲート電極層およびゲート酸化膜として形成される。301と302を接続して入力端子とし、36と37を接続して出力端子として、38を電源端子、35を接地端子とすればCMOSインバータ回路が構成できる。本実施例ではこのCMOSデバイスを用いてCPUを形成した。304はそのCMOSCPUのパッシベーション膜である。306は該CPUの上に形成したp型のSOI層であり、321はその下の酸化膜、305はSi基板31と306を接着するポリイミド(Polyimide)樹脂層、307はSOI層における素子分離用のフィールド酸化膜である。メインメモリの大容量MOSスタティックRAMは該SOI層306上に形成された。メモリセルへの情報書き込みと読み出しを制御する転送nMOSトランジスタは、ビット線314に接続したn+拡散層308と記憶ノードのn+拡散層309を両極の拡散層とし、311と313をポリシリコンゲート電極層およびゲート酸化膜としてSOI層306の表面領域に形成される。311はワード線に接続される。メモリセルの駆動nMOSトランジスタは接地線(グランド)315に接続したn+拡散層310と記憶ノードのn+拡散層309を両極の拡散層とし、312と313をポリシリコンゲート電極層およびゲート酸化膜としてSOI層306の表面領域に形成される。メモリセルの負荷pMOSトランジスタは電源線に接続したp+ポリシリコン領域317をソース、p+ポリシリコン領域318をドレインとし、ポリシリコン層319をチャネル領域、ポリシリコン層316を下層のゲート電極層として形成され、SOI層306の上部に積み上げられた。これらの駆動nMOSトランジスタと負荷pMOSトランジスタによりフリップフロップ型のメモリセルが構成される。そのセルの回路例は、T. Yamanakaらが90年IEDM(International Electron Devices Meeting, Technical Digest,p. 477)に発表した論文A 5.9 μm2 super low power SRAM cell using a new phase-shift lithographyに開示されている。320は最上部のパッシベーション膜である。なおこのSOI構造の形成法は以下のようである。先ず31とは別のウェハのp型Si基板306の表面層に上記MOSスタティックRAMを形成し、該Si基板306を裏側から化学的・機械的研磨により、厚さ2μm以下までに薄くしてSi結晶層306とする。次にその裏面にECRプラズマCVD法により、厚さ0.2μmから0.5μmの酸化膜を堆積し、下の酸化膜321を形成する。次ぎにこのウェハを先にCPUを形成したウェハ上に接着するが、下の酸化膜321とCPUのパッシベーション膜304の間の接着はポリイミド(Polyimide)樹脂層305によって行なう。すなわち321と304の両者にポリイミドを塗布し、互いのポリイミドを約400℃の温度で接着させた。このようにしてSOI層306がSi基板31の上部に形成でき、上部のSOI層表面領域にMOSスタティックRAMが、また下部のSi基板の表面領域にCMOSCPUが作成された。なお本実施例ではコンピュータの記憶制御装置と入出力プロセッサもSOI層306の表面領域に集積形成された。なお39は該記憶制御装置とCMOSCPUを接続する配線であり、上記ウェハ接着(ボンディング)時において上下各ウェハの配線が接続するものである。本実施例によれば、メインメモリとなるMOSスタティックRAMを酸化膜321上のSOI層306に形成したので、高エネルギーイオンや電離性放射線(322はその飛跡)がチップに照射し雑音電荷を生成しても、その雑音電荷の記憶ノード(拡散層309)への流入は酸化膜321およびポリイミド樹脂層305によって効果的に妨げられる。SOI層306中で生成した雑音電荷は記憶ノード309へ流入するものの、従来よりも大幅にソフトエラー率を低減できた。例えばSOI層の厚さをtμm、高エネルギーイオンのSOI層表面からの飛程をmμmとすれば、高エネルギーイオンが生成する雑音電荷のおよそt/mだけが記憶ノードの拡散層に流入する。本実施例ではSOI層の厚さは2μm以下であり、重イオンの平均的な飛程は5〜10μmなので、記憶ノードの拡散層に流入する雑音電荷は40%以下に低減できた。さらに本実施例によると、MOSスタティックRAMがSOI層306のほぼ全面を占有できるので、従来よりもメモリ容量の大幅な拡大が図れた。
【0008】本発明の第三の実施例を図4により説明する。本実施例が第一の実施例と異なるところは、Si基板上に複数個、本例では4個のCPUを形成して並列コンピュータとしたことである。図4において、41、42、43、44は互いに等しいCPUであり、同一のSi基板49上に形成されている。45は記憶制御装置、46は入出力プロセッサ、47がメインメモリであり、いずれも同一のSOI層401上に形成された。48はCPUと記憶制御装置を接続する配線である。本発明ではCPU部がSi基板表面のほぼ全面を占有できるので、従来よりもゲート規模の大きなCPUが搭載できる一方、従来規模のCPUを複数個、集積形成できるとの利点がある。本実施例は従来のCPUを4個搭載して、1チップの並列コンピュータを作成した例である。本実施例によればCPUの数が従来の4倍に増えたので、それだけ計算処理能力も増すことができた。また並列コンピュータでは記憶制御装置と各CPUの位置関係を対等にすることが重要であるが、本実施例の並列コンピュータは3次元構造を用いているので、そのような均等な位置関係が容易に実現できた。
【0009】
【発明の効果】本発明はSOI技術を採用した3次元構造のコンピュータチップであり、主記憶装置(メインメモリ)をSi基板上部のSOI(Silicon on Insulator)層に形成し,CPUをSi基板の表面領域に形成したものである。これによりメインメモリ部における高エネルギーイオンなどによるソフトエラー率が従来よりも大幅に低減できた。またメインメモリとCPUそれぞれの占有面積も拡大したので、メモリ容量とCPUゲート規模の大幅な増加が図られ、CPUの複数化、すなわちマルチプロセッサ化あるいは並列コンピュータ化がより実現しやすくなった。
【0010】




 

 


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