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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−97185
公開日 平成6年(1994)4月8日
出願番号 特願平4−247524
出願日 平成4年(1992)9月17日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 尾内 享裕 / 鷲尾 勝由 / 中村 徹
要約 目的
占有領域の面積が小さく、超高速、超高周波特性が得られるトランジスタを提供すること。

構成
絶縁体2の上にトランジスタが形成され、コレクタ電極4が絶縁体2上でコレクタ領域8,3の周囲側面と接続され、第1分離絶縁層10がコレクタ電極4の周囲側面の部分の上に形成され、ベース電極5が第1分離絶縁層10上でベース領域6と接続され、第2分離絶縁層13,14がベース電極5の周囲側面の部分の上に形成され、エミッタ電極9が第2分離絶縁層13,14でエミッタ領域7と接続される。
特許請求の範囲
【請求項1】絶縁体上に形成された凸型単結晶半導体領域を具備し、上記凸型単結晶半導体領域は、コレクタ単結晶半導体領域と、ベース単結晶半導体領域と、エミッタ単結晶半導体領域とを含んでおり、上記コレクタ単結晶半導体領域の下面は上記絶縁体に接触して形成され、上記コレクタ単結晶半導体領域の上面は上記ベース単結晶半導体領域の下面と接続され、上記エミッタ単結晶半導体領域は上記ベース単結晶半導体領域の内部に形成され、コレクタ引き出し電極が上記絶縁体上に形成されるとともに、上記コレクタ単結晶半導体領域の周囲側面と接続され、第1分離絶縁層が上記コレクタ引き出し電極の上記周囲側面の部分の上に形成され、ベース引き出し電極が上記第1分離絶縁層上に形成されるとともに上記ベース単結晶半導体領域と接続され、第2分離絶縁層が上記ベース引き出し電極の上記周囲側面の部分の上に形成され、エミッタ引き出し電極が上記第2分離絶縁層上に形成されるとともに上記エミッタ単結晶半導体領域と接続されたことを特徴とする半導体装置。
【請求項2】表面保護絶縁膜が上記凸型単結晶半導体領域と上記コレクタ引き出し電極と上記ベース引き出し電極と上記エミッタ引き出し電極とを覆う如く形成され、エミッタ電極層が、上記表面保護絶縁膜に形成された開口を介して、上記エミッタ引き出し電極に接続されたことを特徴とする請求項1に記載の半導体装置。
【請求項3】上記絶縁体は半導体基板上に形成された酸化膜であることを特徴とする請求項1または請求項2のいずれかに記載の半導体装置。
【請求項4】上記エミッタ引き出し電極は上記凸型単結晶半導体領域の上部の略全てを覆う如く形成されたことを特徴とする請求項1から請求項3のいずれかに記載の半導体装置。
【請求項5】上記コレクタ引き出し電極と上記ベース引き出し電極と上記エミッタ引き出し電極とは、それぞれ第1多結晶半導体領域と第2多結晶半導体領域と第3多結晶半導体領域で形成されていることを特徴とする請求項1から請求項4のいずれかに記載の半導体装置。
【請求項6】上記第1多結晶半導体領域と上記第2多結晶半導体領域と上記第3多結晶半導体領域のそれぞれの表面には高融点金属もしくはその金属珪化物が形成されたことを特徴とする請求項5に記載の半導体装置。
【請求項7】上記コレクタ単結晶半導体領域は、上記絶縁体上に形成された高濃度コレクタ領域と、該高濃度コレクタ領域と上記ベース単結晶半導体領域との間に配置された低濃度コレクタ領域とからなることを特徴とする請求項1から請求項6のいずれかに記載の半導体装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体装置に係り、特に、高集積化に好適なバイポーラトランジスタに関する。
【0002】
【従来の技術】従来の一般的なバイポーラトランジスタの断面図を、図2に示す。図2において、20はシリコン基板、21、22、30、31はシリコン酸化膜、23は高濃度n型コレクタ領域、24は低濃度n型コレクタ領域、25はp型ベース領域、26はn型エミッタ領域、27は高濃度p型グラフトベース領域、28は多結晶シリコンベース電極、29は多結晶エミッタ領域、32、33は金属電極である。本従来例は、例えば、アイ・イー・、イー・、イー・、トランズアクション・オン・エレクトロン・デバイセズ・イー・ディー・34,ナンバー11(1987)第2246項〜第2254項(IEEE, Trans. Electron Dev., ED-34, No.11(1987) pp2246−2245)に示されている。
【0003】
【発明が解決しようとする課題】図2の従来構造ではエミッタ、ベース、コレクタの電極を取るために、少なくとも最小の加工寸法で決まるエミッタ、ベース、コレクタの開口部を1つのトランジスタの占有領域の中に二次元的に配置する必要があり、トランジスタの占有領域の面積が大きいと言う欠点が有った。また図2のこの従来構造では、エミッタ電極金属とコレクタ電極金属との間のフィールド酸化膜21が存在している。従って、トランジスタの占有領域の面積が大きいばかりか、低濃度コレクタ領域24とコレクタ金属電極との間に大きな寸法の高濃度コレクタ領域23が存在し、コレクタ容量が大きく、超高速、超高周波特性が得られなかった。従って、本発明の目的は、占有領域の面積が小さく、超高速、超高周波特性が得られるトランジスタを提供することにある。
【0004】
【課題を解決するための手段】上記目的を達成するため、本発明の代表的な実施形態は、絶縁体(2)上に形成された凸型単結晶半導体領域を具備し、上記凸型単結晶半導体領域は、コレクタ単結晶半導体領域(8,3)と、ベース単結晶半導体領域(6)と、エミッタ単結晶半導体領域(7)とを含んでおり、上記コレクタ単結晶半導体領域(8,3)の下面は上記絶縁体(2)に接触して形成され、上記コレクタ単結晶半導体領域(8,3)の上面は上記ベース単結晶半導体領域(6)の下面と接続され、上記エミッタ単結晶半導体領域(7)は上記ベース単結晶半導体領域(6)の内部に形成され、コレクタ引き出し電極(4)が上記絶縁体(2)上に形成されるとともに、上記コレクタ単結晶半導体領域(8,3)の周囲側面と接続され、第1分離絶縁層(10)が上記コレクタ引き出し電極(4)の上記周囲側面の部分の上に形成され、ベース引き出し電極(5)が上記第1分離絶縁層(10)上に形成されるとともに上記ベース単結晶半導体領域(6)と接続され、第2分離絶縁層(13,14)が上記ベース引き出し電極(5)の上記周囲側面の部分の上に形成され、エミッタ引き出し電極(9)が上記第2分離絶縁層(13,14)上に形成されるとともに上記エミッタ単結晶半導体領域(7)と接続されたことを特徴とする(図1参照)。本発明のより好適な実施形態は、表面保護絶縁膜(11)が上記凸型単結晶半導体領域と上記コレクタ引き出し電極(4)と上記ベース引き出し電極(5)と上記エミッタ引き出し電極(9)とを覆う如く形成され、エミッタ電極層(18)が、上記表面保護絶縁膜(11)に形成された開口を介して、上記エミッタ引き出し電極(9)に接続されたことを特徴とする(図1参照)。
【0005】
【作用】コレクタ引き出し電極(4)とコレクタ単結晶半導体領域(8,3)の間の接続、ベース引き出し電極(5)とベース単結晶半導体領域(6)の間の接続、エミッタ引き出し電極(9)とエミッタ単結晶半導体領域(7)の間の接続の全てが、エミッタ引き出し電極(9)の下部で全て行なわれているので、トランジスタの占有領域の面積が小さく、超高速、超高周波特性が得られる。下層のコレクタ引き出し電極(4)と中間層のベース引き出し電極(5)の間には第1分離絶縁層(10)が形成され、中間層のベース引き出し電極(5)と上層のエミッタ引き出し電極(9)の間には第2分離絶縁層(13,14)が形成されているので、下層のコレクタ引き出し電極(4)と中間層のベース引き出し電極(5)と上層のエミッタ引き出し電極(9)の電極積層構造にもかかわらず、各引き出し電極間の電気的分離が得られる。
【0006】
【実施例】(実施例1)本発明の第1の実施例を図1に示す。図1において、1はシリコン基板、2、10、11、13、14、15はシリコン酸化膜であり、特に、3は高濃度のn型単結晶コレクタ領域、8は低濃度n型単結晶コレクタ領域、6はp型単結晶ベース領域、7は高濃度n型エミッタ領域、4は高濃度の多結晶n型シリコンコレクタ引き出し電極、10は第1分離絶縁層、5は高濃度の多結晶p型シリコンベース引き出し電極、13、14は第2分離層、9は高濃度多結晶n型シリコンエミッタ電極である。尚、10は表面保護絶縁膜、18は金属のエミッタ電極層、17は多結晶引き出し電極4、5、9の抵抗を低減する高融点金属(例えばタングステン)もしくは高融点金属シリサイド(例えばタングステンシリサイド)、16、19はシリコン窒化膜である。本実施例の製造工程を図3乃至図15を用いて説明する。まず、図3に示すように貼合せSOI(Silicon On Insulator:絶縁膜上シリコン)基板を準備する。シリコン基板40の上に形成された絶縁膜41上のシリコン層42の厚さは0.5μm程度が望ましい。絶縁膜上のシリコン42にアンチモンを拡散し、高濃度n型単結晶埋込コレクタ領域を形成した。アンチモン拡散は1175℃、60分の条件で行ない、約5×1019/cm3の濃度とした。続いてエピタキシャル成長により単結晶低濃度n型コレクタ領域の形成を行ない、表面に20〜50nmの酸化膜44、100nm程度のシリコン窒化膜45、及び500nm以上の酸化膜46を形成した。次に、図4に示すようにトランジスタ活性領域以外の酸化膜46、窒化膜45、酸化膜44を異方性ドライエッチングにより除去した。その後、露出したシリコン43表面を熱酸化して約20nmの酸化膜48を形成し、窒化膜47を全面に堆積させた。この窒化膜47を異方性ドライエッチすることにより酸化膜46、窒化膜45、酸化膜44の側壁のみに窒化膜47を残した。次に、図5に示すように酸化膜48を除去した後、露出したシリコン膜43を1/2の厚さが残るように除去した。熱酸化によりシリコン表面に50〜100nmの酸化膜50を形成した後、窒化膜49を堆積させた。再び窒化膜49を異方性ドライエッチにより窒化膜47及び酸化膜48の側壁にシリコン窒化膜49を形成した。次に、図6に示すように、多結晶シリコン51を200〜300nm堆積し、異方性ドライエッチにより窒化膜49側壁に多結晶シリコン51を形成した。次に、レジスト52を2μm以上塗布し、表面を平坦化した後エッチバックして多結晶シリコン51の上部を露出させた。図7に示すように、レジスト52、酸化膜46、窒化膜47、49をマスクとして多結晶シリコン51を除去し、多結晶シリコン51の除去された領域の酸化膜50を除去し、さらにレジスト52、酸化膜46、窒化膜47、48をマスクとしてシリコン42を除去した。図8に示すように、レジスト52を除去した後、20nm程度の窒化膜53を堆積し、シリコン溝領域が埋まるように多結晶シリコン54を堆積させた。図9に示すように、多結晶シリコン54を異方性ドライエッチングにより除去したのち、トランジスタ領域の周辺で露出した窒化膜53を除去した。図10に示すように、多結晶シリコン54を除去した後、窒化膜53をマスクとして周辺のシリコン42を選択的に酸化して、酸化膜55を形成した。図11に示すように、窒化膜53を除去し、溝領域を埋めるように多結晶シリコン57を堆積させた。等方性ドライエッチングにより多結晶シリコン57を除去することにより、溝内部のみに多結晶シリコン57を残した。多結晶シリコン57に燐をイオン打ち込みし、この高濃度n型多結晶シリコン57を高濃度n型埋込コレクタ領域42と電気的に接続した。その後、高圧酸化法により、多結晶シリコン57の表面に300nm程度の酸化膜56を形成した。次に、図12に示すように窒化膜47、49を除去した。この時、窒化膜47、49のうち溝に埋め込まれた部分は除去されない。続いて、20nm程度の窒化膜58を堆積した後、異方性ドライエッチにより、酸化膜46、窒化膜45の側壁に窒化膜58を残した。ベース接続を得る領域の酸化膜48を除去した後、多結晶シリコン59を300〜400nm堆積させた。図13に示すように、硼素をイオン打ち込みして多結晶シリコン59を高濃度のp型にしてから、多結晶シリコン59の上にレジスト60を残し、露出した多結晶シリコン59を等方性ドライエッチによりエッチバックした。次に図14に示すように、レジスト60、酸化膜46を除去した後、多結晶シリコン59表面に熱酸化により300〜400nmの酸化膜61を形成した。図15に示すように、窒化膜45、58、酸化膜44を除去した後、露出したシリコン43の表面に20〜30nmの酸化膜63を形成し、硼素、もしくはフッ化硼素(BF2)をイオン打ち込んでp型ベース62を形成してから、30nm程度の窒化膜64を堆積さた。更に、図16に示すように、100〜300nmの酸化膜65を堆積させた後、この酸化膜65を異方性ドライエッチして段差側壁に酸化膜65を残した。酸化膜61、65をマスクとして窒化膜64を除去し、続いて酸化膜63を除去してエミッタのコンタクトホールを形成し、多結晶シリコン67を100〜200nm堆積させた。多結晶シリコン67に砒素を打ち込んで高濃度のn型とした。多結晶シリコン67堆積時に燐、もしくは砒素をドープした場合には、砒素を打ち込む必要はない。続いて、熱処理を行なうことにより多結晶シリコン67中の砒素、もしくは燐を単結晶シリコン中に拡散させて高濃度n型エミッタ領域66を形成した。次に図17に示すように、レジストマスクにより多結晶シリコン67をパターニングした後、同じレジストマスクを用いて酸化膜61を除去した。続いて、新たなレジストマスクにより多結晶シリコン49をパターニングし、同じレジストマスクを用いて多結晶シリコン57上の酸化膜56を除去した。レジストを除去してから、選択CVDにより、露出した多結晶シリコン67、49、57表面にタングステン68を堆積した。さらに図18に示すように、500℃以下の低温で全面に表面保護用の酸化膜69を形成した後、エミッタ上の酸化膜69を開口してエミッタ金属電極層70を形成することにより図1のトランジスタが完成される。本実施例により、同じ加工技術を用いてトランジスタ面積をおよそ1/10に低減することができた。最小加工寸法0.2μmにおいてトランジスタ面積1μm2を実現することができた。
【0007】(実施例2)図19乃至図26を用いてに第2の実施例を示す。本実施例では、ベースの電極にタングステンシリサイドを用いている。以下に本実施例の製造工程を説明する。第1の実施例の図12に示す工程までは本実施例においても共通であるので説明を割愛する。本実施例では、図19に示すように多結晶シリコン93を堆積した後、窒化膜94を堆積させた。尚、図19において、80はシリコン基板、81、82、84、87、89、91はシリコン酸化膜、83は多結晶シリコンコレクタ電極、85は高濃度コレクタ、86、90、92、94はシリコン窒化膜、88は低濃度コレクタ、93は多結晶シリコンベース電極である。図20に示すように、第1の実施例とレジスト95を形成し、露出した窒化膜94を除去した後、多結晶シリコン93をエッチバックした。図21に示すようにレジスト95、及び酸化膜91を除去して窒化膜90、92、94に覆われていない多結晶シリコン93を高圧酸化して、300〜400nmの酸化膜96を形成した。次に、図22に示すように窒化膜90、92、94、酸化膜89を順次除去し、シリコン93、88露出面に再度20nm程度の酸化膜97、98を形成した。この状態で、硼素、もしくはフッ化硼素を打ち込み単結晶のp型ベース領域99を形成した。次に、図23に示すように、窒化膜100を堆積し、レジストマスクによりトランジスタの活性領域上に残るように窒化膜100をパターニングした。続いて、図24に示すように、活性領域上、及び、ベース電極引き出し領域上にレジストを形成し、多結晶シリコン93を選択的にエッチングした。レジスト除去後、タングステンを堆積し、700〜900℃で熱処理を施すことにより多結晶シリコン93上のみにタングステンシリサイド101を形成した。さらに図25に示すように全面に酸化膜102を堆積させ、その後、図26に示すように、レジストマスクにより酸化膜を異方性ドライエッチして段差側壁に酸化膜102を残した。以降は、第1の実施例の図15、16で示した方法でエミッタを形成した。本実施例によれば、ベース電極が自己整合的に加工されるため、形状がばらつかず、かつ、第1の実施例よりも面積を縮小することが可能となった。
【0008】(実施例3)第3の実施例を図27乃至図30に示す。本実施例では、同一基板上にnpnトランジスタとpnpトランジスタを形成している。以下、製造方法について述べる。まず、図27に示すように、SOI基板上120、121にアンチモン拡散により高濃度n型層122を、ボロン拡散により高濃度p型層123を形成した。高濃度n型層122にはnpnトランジスタを、高濃度p型層123にはpnpトランジスタをそれぞれ形成した。図27において、124はエピタキシャル層、125、127はシリコン酸化膜、126はシリコン窒化膜である。第1の実施例と同様の工程を経て、図28に示す構造を形成した。但し、多結晶シリコン131、129はボロンをイオン打ち込みすることによりp型とし、多結晶シリコン128、130はリンを打ち込むことによりn型とした。続いて、npnトランジスタへはボロンを、pnpトランジスタへはリンを打ち込んでそれぞれのベース140、139を形成しシリコン窒化膜138を堆積した。次に、図29に示すようにシリコン酸化膜を堆積した後、異方性ドライエッチを行うことにより、窒化膜138の側壁に酸化膜150を形成した。酸化膜150、136をマスクとして窒化膜138を除去し、さらに酸化膜137を除去してエミッタのコンタクトホールを形成した後、多結晶シリコン143、144を堆積し、リソグラフィによってパターニングした。npnトランジスタ上の多結晶シリコン144へは砒素を、またpnpトランジスタ上の多結晶シリコン143へはボロンを打ち込み、熱処理を行うことにより、それぞれのエミッタ142、141を形成した。その後、図30に示すように酸化膜136、多結晶シリコン129、130、酸化膜135を除去した後、多結晶シリコン143、144、130、129、128、131の表面にタングステン145を堆積させてから、表面保護用酸化膜146を堆積した。この酸化膜146を開口してエミッタ金属電極層147を形成した。本実施例により、高集積な、超高速かつ低消費電力の集積回路を実現することができた。
【0009】(実施例4)第4の実施例を、図31乃至図35を用いて説明する。本実施例では、同一基板上に、npnトランジスタ、pnpトランジスタ、及び相補型MOSトランジスタを形成している。npnトランジスタとpnpトランジスタを同時に形成する方法は第3の実施例で示したため、相補型MOSトランジスタの製造方法について説明する。図31に示すように、SOI基板161、162にNMOS形成領域162へボロンを、PMOS形成領域163へ砒素を打ち込むことにより高濃度ウエル層を形成した。その後の製造方法は、実施例1の図14までと同一であるので説明を割愛する。尚、164はエピタキシャル層、165、159は酸化膜、166は窒化膜である。但し、図14における多結晶シリコン59はあらかじめ除去しておく。次に図32に示すように、しきい値電圧調整のための低濃度ウエル層をNMOSへはボロン、PMOSへはリンもしくは砒素を打ち込んで形成した(それぞれ157、158)。尚、160はシリコン基板、161、167、168、169は酸化膜、163は高濃度n型ウエル、164は高濃度p型ウエルである。次いで、図33に示すように、表面の酸化膜169を除去した後、ゲート酸化膜170を形成した。さらに多結晶シリコン171、及び酸化膜172を堆積した後、リソグラフィにより多結晶シリコン171、酸化膜172をパターニングしてゲート電極を形成した。次に、NMOSへは砒素もしくはリンを打ち込むことにより、PMOSへはボロンを打ち込むことにより低濃度ソース、ドレインを形成した(それぞれ174、173)。次に図34に示すように、酸化膜173を全面に堆積した後に、異方性ドライエッチを行うことにより、ゲート電極171の側壁に酸化膜173を形成した。NMOSへは砒素もしくはリンを打ち込むことにより、PMOSへはボロンをさらに打ち込むことにより高濃度ソース、ドレインを形成した(それぞれ176、175)。続いて、図35に示すように表面保護用の酸化膜178を堆積し、この酸化膜178にコンタクトホールを形成し、ソース、ドレインの金属電極177を形成する。このようにして、この第4の実施例のCMOS構造でメモリセルを構成し、第3の実施例のnpnトランジスタとpnpトランジスタで周辺回路を構成することにより、高集積、超高速、低消費電力のメモリ集積回路を形成することが可能となる。
【0010】以上の実施例により、トランジスタ面積を1/10程度に低減でき、バイポーラトランジスタを含む高集積・高速LSIが実現した。また、pnpトランジスタや、CMOSを同一基板上に形成することができる。
【0011】
【発明の効果】本発明によれば、占有領域の面積が小さく、超高速、超高周波特性が得られるトランジスタを提供することが可能となる。




 

 


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