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発明の名称 半導体集積回路装置の形成方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−97110
公開日 平成6年(1994)4月8日
出願番号 特願平4−241823
出願日 平成4年(1992)9月10日
代理人 【弁理士】
【氏名又は名称】秋田 収喜
発明者 一瀬 勝彦 / 大塚 文雄
要約 目的
半導体集積回路装置において、ゲート材としてチタン珪化膜5B,6Cを採用するとともに、前記チタン珪化膜5B,6Cの酸素の混入に基づく抵抗の増大を防止する。

構成
半導体集積回路装置の形成方法において、半導体領域6B又は珪素膜5Aの表面上を含む全面にチタン膜60を堆積し、前記チタン膜60の表面上の全面に耐酸化性のマスク70を形成し、シリサイド化アニールを行い、前記半導体領域6Bの珪素又は珪素膜5Aの珪素とチタン膜60のチタンとを反応させ、選択的にチタン珪化膜6C又は5Bを形成し、この後、未反応のチタン膜60を選択的に除去する。
特許請求の範囲
【請求項1】 下記の工程(1)乃至工程(4)を備えたことを特徴とする半導体集積回路装置の形成方法。
(1)珪素基板の非活性領域上及び活性領域に形成された半導体領域の主面上を含む全面に、又は基板上の一部分に形成された珪素膜の表面上を含む全面にチタン膜を堆積する工程、(2)前記チタン膜の表面上の全面に耐酸化性を有しかつ膜中に酸素が混入されないマスクを形成する工程、(3)この後、窒素ガス若しくはアルゴンガスを主成分とする雰囲気中でシリサイド化アニールを行い、前記半導体領域の珪素又は珪素膜の珪素とチタン膜のチタンとを反応させ、前記半導体領域の主面上又は珪素膜の表面上に選択的にチタン珪化膜を形成する工程、(4)前記チタン珪化膜が形成されない未反応のチタン膜を選択的に除去する工程。
【請求項2】 前記請求項1に記載されるマスクを形成する工程は、プラズマCVD法で堆積された窒化珪素膜を形成する工程であることを特徴とする半導体集積回路装置の形成方法。
【請求項3】 下記の工程(1)乃至工程(5)を備えたことを特徴とする半導体集積回路装置の形成方法。
(1)珪素基板の非活性領域で周囲を囲まれた活性領域に、MISFETのソース領域及びドレイン領域として使用される一対の半導体領域及びゲート電極として使用される珪素膜を形成する工程、(2)前記MISFETの一対の半導体領域の表面上、珪素膜の表面上及び前記非活性領域上を含む全面に高融点金属膜又は貴金属膜を形成する工程、(3)前記高融点金属膜又は貴金属膜の表面上の全面にプラズマCVD法で堆積された窒化珪素膜を形成する工程、(4)この後、窒素ガス若しくはアルゴンガスを主成分とする雰囲気中でシリサイド化アニールを行い、前記一対の半導体領域の珪素、珪素膜の珪素の夫々と前記高融点金属膜又は貴金属膜の金属とを反応させ、前記一対の半導体領域の主面上、珪素膜の表面上の夫々に選択的に高融点金属珪化膜又は貴金属珪化膜を形成する工程、(5)前記高融点金属珪化膜又は貴金属珪化膜が形成されない未反応の高融点金属膜又は貴金属膜を選択的に除去する工程。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に関し、特に、半導体集積回路装置のシリサイド化技術に適用して有効な技術に関する。
【0002】
【従来の技術】MOSIC,MOSLSI等の半導体集積回路装置はMOSFETを主体として回路システムが構成される。MOSFETはチャネル形成領域、ソース領域及びドレイン領域として使用される一対の半導体領域、ゲート絶縁膜及びゲート電極を主な構成要素として構成される。このMOSFETの一対の半導体領域は単結晶珪素からなる半導体基板の活性領域の主面部に形成される。ゲート電極は前記半導体基板の活性領域の主面上にゲート絶縁膜を介在して形成される。ゲート電極は、半導体製造プロセスの高温度に耐える所謂ゲート材として、一般に多結晶珪素膜が使用される。
【0003】最近、回路システムの動作速度の高速化の要求に基づき、MOSFETのスイッチング動作速度の高速化がなされている。このスイッチング動作速度の高速化に最適な技術として、MOSFETの一対の半導体領域の表面及びゲート電極の表面に同一製造工程において珪素に比べて比抵抗が小さいシリサイド層を形成する、サリサイド化技術がある。
【0004】このサリサイド化技術は、通常、以下の製造工程を備える。
【0005】まず、MOSFETの一対の半導体領域及びゲート電極の多結晶珪素膜を形成する。
【0006】次に、前記一対の半導体領域の表面上及び多結晶珪素膜の表面上を含む半導体基板の全面に高融点金属膜のうちのMo膜、W膜、貴金属膜であるPtのいずれかの金属膜を堆積する。これらの金属膜は、製造プロセスにおいて化学的な安定性に優れかつ製造プロセスにおいて高温度に耐え、ゲート材として最適な材料として一般的に広く使われている。
【0007】次に、窒素ガスを主成分とする雰囲気中、約600〜800〔℃〕の高温度でシリサイド化アニールが行われる。このシリサイド化アニールにより、前記一対の半導体領域の珪素と金属膜の金属とが反応し、一対の半導体領域の表面上に金属珪化膜が形成されるとともに、前記多結晶珪素膜の珪素と金属膜の金属とが反応し、多結晶珪素膜の表面上に金属珪化膜が形成される。
【0008】次に、前記金属珪化膜が形成された領域以外の未反応の金属膜を選択的に除去する。
【0009】
【発明が解決しようとする課題】本発明者が着手している基礎研究の結果、前述のサリサイド化技術において、高融点金属膜のうちのTi膜で形成されるTiSi2 膜(チタン珪化膜)は、Mo膜で形成されるMoSi2 膜やW膜で形成されるWSi2 膜に比べて低い比抵抗が得られることが判明した。ところが、製造プロセス、特にシリサイド化アニールにおいて、窒素ガスを主成分とする雰囲気中に微量に含まれてしまう酸素に基づき、TiSi2 膜のTiと酸素とが反応してTiの酸化物を生成し、半導体領域の抵抗値、ゲート電極の抵抗値のいずれも異常に増大する結果を生じた。具体的には、窒素ガス中に酸素がわずか5〔ppm〕含まれるだけで、半導体領域の比抵抗値、ゲート電極の比抵抗値のいずれも約2〜3倍に増大した。
【0010】本発明の目的は、半導体集積回路装置のゲート材としてチタン珪化膜を採用するとともに、前記チタン珪化膜の酸素の混入に基づく抵抗の増大を防止することが可能な技術を提供することにある。
【0011】本発明の他の目的は、半導体集積回路装置のゲート材として高融点金属珪化膜又は貴金属珪化膜を採用し、前記高融点金属珪化膜又は貴金属珪化膜の酸素の混入に基づく抵抗の増大を防止するとともに、所謂前記高融点金属珪化膜又は貴金属珪化膜の這い上がりを減少することが可能な技術を提供することにある。
【0012】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0013】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記のとおりである。
【0014】(1)半導体集積回路装置の形成方法において、珪素基板の非活性領域上及び活性領域に形成された半導体領域の主面上を含む全面に、又は基板上の一部分に形成された珪素膜の表面上を含む全面にチタン膜を堆積する工程、前記チタン膜の表面上の全面に耐酸化性を有しかつ膜中に酸素が混入されないマスクを形成する工程、この後、窒素ガスを主成分とする雰囲気中でシリサイド化アニールを行い、前記半導体領域の珪素又は珪素膜の珪素とチタン膜のチタンとを反応させ、前記半導体領域の主面上又は珪素膜の表面上に選択的にチタン珪化膜を形成する工程、前記チタン珪化膜が形成されない未反応のチタン膜を選択的に除去する工程を備える。
【0015】(2)前記手段(1)に記載されるマスクを形成する工程はプラズマCVD法で堆積された窒化珪素膜を形成する工程である。
【0016】(3)半導体集積回路装置の形成方法において、珪素基板の非活性領域で周囲を囲まれた活性領域に、MISFETのソース領域及びドレイン領域として使用される一対の半導体領域及びゲート電極として使用される珪素膜を形成する工程、前記MISFETの一対の半導体領域の表面上、珪素膜の表面上及び前記非活性領域上を含む全面に高融点金属膜又は貴金属膜を形成する工程、前記高融点金属膜又は貴金属膜の表面上の全面にプラズマCVD法で堆積された窒化珪素膜を形成する工程、この後、窒素ガスを主成分とする雰囲気中でシリサイド化アニールを行い、前記一対の半導体領域の珪素、珪素膜の珪素の夫々と前記高融点金属膜又は貴金属膜の金属とを反応させ、前記一対の半導体領域の主面上、珪素膜の表面上の夫々に選択的に高融点金属珪化膜又は貴金属珪化膜を形成する工程、前記高融点金属珪化膜又は貴金属珪化膜が形成されない未反応の高融点金属膜又は貴金属膜を選択的に除去する工程を備える。
【0017】
【作用】上述した手段(1)によれば、以下の作用効果が得られる。(A)前記シリサイド化アニール工程において、窒素ガスを主成分とする雰囲気中に微量の酸素が混入された場合でも、耐酸化性を有しかつ膜中に酸素が混入されないマスクを形成したので、前記マスクにより酸素がチタン珪化膜中に混入されることを防止でき、しかも前記マスクから酸素がチタン珪化膜中に混入されることを防止できる。(B)前記作用効果(A)が得られるので、チタン珪化膜の抵抗値を低減でき、しかも抵抗値のばらつきを減少できる。
【0018】上述した手段(2)によれば、以下の作用効果が得られる。(A)前記シリサイド化アニール工程の温度に比べて低い温度において窒化珪素膜を形成できるので、前記シリサイド化アニール工程前であって、前記マスクを形成する工程においてチタン珪化膜が生成されしかもこのチタン珪化膜中に酸素が混入されることを防止できる。
【0019】上述した手段(3)によれば、前記手段(1)の作用効果及び手段(2)の作用効果の他に、前記シリサイド化アニール工程において、高融点金属膜又は貴金属膜の表面上に予め窒化珪素膜(耐酸化マスク)を形成し、高融点金属膜の上部又は貴金属膜の上部の金属と窒化珪素膜の窒素とで高融点金属窒化膜又は貴金属窒化膜を形成できるので、この高融点金属窒化膜又は貴金属窒化膜が反応のストッパーとして作用し、前記一対の半導体領域の珪素、珪素膜の珪素の夫々と前記高融点金属膜の下部又は貴金属膜の下部の金属とで形成される高融点金属珪化膜又は貴金属珪化膜の膜厚方向の反応量を制御できる。この結果、特に、MISFETのソース領域及びドレイン領域として使用される一対の半導体領域の表面上に形成された高融点金属珪化膜又は貴金属珪化膜の非活性領域上への這い上がりを防止できる。
【0020】以下、本発明の構成について、MISFET(etal nsulator emiconductor ield ffect ransistor)を備えた半導体集積回路装置に本発明を適用した一実施例とともに説明する。
【0021】なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0022】
【実施例】本発明の一実施例である半導体集積回路装置に搭載されたMISFETの構造を図1(要部断面図)で示す。
【0023】図1に示すように、半導体集積回路装置は単結晶珪素からなるp- 型半導体基板1を主体に構成される。MISFETQnは、非活性領域で周囲を囲まれた活性領域内において、p- 型半導体基板(又はp- 型ウエル領域)1の主面に構成される。前記非活性領域はp型チャネルストッパ領域3及び素子分離絶縁膜(フィールド絶縁膜)2で構成される。前記MISFETQnはチャネル形成領域(p- 型半導体基板1)、ゲート絶縁膜4、ゲート電極5、ソース領域6及びドレイン領域6を主体に構成される。
【0024】前記MISFETQnのソース領域6、ドレイン領域6の夫々は、高い不純物濃度のn+ 型半導体領域6B、低い不純物濃度のn型半導体領域6A及びTiSix膜(チタン珪化膜,xは本実施例において2)6Cで構成される。つまり、MISFETQnはnチャネル導電型で形成される。前記n型半導体領域6Aは、この構造に限定されないが、LDD構造を構成する。TiSix膜6Cはサリサイド技術によりn+ 型半導体領域6Bの表面上に選択的に形成される。このTiSix膜6Cは、n+ 型半導体領域6Bに比べて、又他のMoSix膜やWSix膜に比べて低い比抵抗値を有する。
【0025】前記MISFETQnのゲート電極5は多結晶珪素膜5A及びTiSix膜5Bで構成される。下層の多結晶珪素膜5Aは抵抗値を低減する不純物(例えはP)が導入される。上層のTiSix膜5Aはサリサイド化技術により多結晶珪素膜5Aの表面上に選択的に形成される。前記ゲート電極5の多結晶珪素膜5Aの側壁にはこの多結晶珪素膜5Aに対して自己整合で形成されたサイドウォールスペーサ7が形成される。このサイドウォールスペーサ7は酸化珪素膜で形成される。
【0026】前記MISFETQnのソース領域6、ドレイン領域6の夫々には配線9が電気的に接続される。配線9は、層間絶縁膜8の表面上に形成され、この層間絶縁膜8に形成された接続孔8Hを通してソース領域6、ドレイン領域6の夫々に接続される。配線9は例えばアルミニウム合金膜で構成される。
【0027】次に、前述の半導体集積回路装置の形成方法について、図2乃至図5(各形成工程毎に示す要部断面図)を使用し、簡単に説明する。
【0028】まず、単結晶珪素からなるp- 型半導体基板1を用意し、このp- 型半導体基板1の非活性領域に素子分離絶縁膜2及びp型チャネルストッパ領域3を形成する。
【0029】次に、前記p- 型半導体基板1の活性領域の主面にゲート絶縁膜4を形成し、この後、このゲート絶縁膜4の表面上にゲート電極5の下層の多結晶珪素膜5Aを形成する(図2参照)。多結晶珪素膜5Aは、例えばCVD法で堆積され、この堆積中又は堆積後に抵抗値を低減する不純物が導入され、この後にパターンニングされる。多結晶珪素膜5Aは例えば150〜200〔nm〕の膜厚で形成される。
【0030】次に、前記多結晶珪素膜5Aをマスクとして、p- 型半導体基板1の活性領域の主面部にn型不純物をイオン打ち込み法で導入し、低い不純物濃度のn型半導体領域6Aを形成する。
【0031】次に、前記多結晶珪素膜5Aの側壁にサイドウォールスペーサ7を形成する。
【0032】次に、前記サイドウォールスペーサ7をマスクとして、p- 型半導体基板1の活性領域の主面部にn型不純物をイオン打ち込み法で導入し、高い不純物濃度のn+ 型半導体領域6Bを形成する。このn+ 型半導体領域6Bを形成することにより、MISFETQnはほぼ完成する。
【0033】次に、図2に示すように、前記多結晶珪素膜5Aの表面及びn+ 型半導体領域6Bの表面を露出する。
【0034】次に、前記多結晶珪素膜5Aの表面上及びn+ 型半導体領域6Bの表面上を含むp- 型半導体基板1の全面にTi膜60を堆積する。このTi膜60は、例えばスパッタ法により堆積し、20〜50〔nm〕程度の膜厚で形成する。
【0035】次に、図3に示すように、前記Ti膜60の表面上の全面にマスク70を形成する。マスク70は、基本的に耐酸化性を有しかつ膜中に酸素を混入しない材料が使用され、さらに低温度においてつまりシリサイド化アニールの温度に比べて低い温度において形成できる材料が使用される。このマスク70は例えばプラズマCVD法で堆積された窒化珪素膜で形成する。プラズマCVD法は約300〔℃〕の低温度において窒化珪素膜を堆積できる。この窒化珪素膜は、耐酸化性を備えることを目的として30〔nm〕以上の膜厚で形成し、窒化珪素膜の応力低減を目的として100〔nm〕以下の膜厚で形成する。本実施例において、窒化珪素膜は50〔nm〕で形成する。
【0036】次に、図4に示すように、シリサイド化アニールを行う。シリサイド化アニールは、窒素ガスを主成分とする雰囲気中、約600〜700〔℃〕の高温度において、1〜2分間行う。このシリサイド化アニールにより、前記多結晶珪素膜5Aの表面上にこの多結晶珪素膜5Aの珪素とTi膜60のTiとが反応してTiSix膜5Bが形成されるとともに、n+ 型半導体領域6Bの表面上にこのn+型半導体領域6Bの珪素とTi膜60のTiとが反応してTiSix膜6Cが形成される。TiSix膜5B、TiSix膜6Cのいずれも約40〜100〔nm〕程度の膜厚で形成される。なお、シリサイド化アニールは、アルゴンガスを主成分とする雰囲気等、酸素ガスを主成分とする雰囲気以外で行ってもよい。
【0037】しかも、シリサイド化アニールにおいて、Ti膜60の表面上にマスク70が形成されているので、雰囲気中に含まれる微量の酸素がTiSix膜5B、TiSix膜6CのいずれのTiとも反応しない。
【0038】また、特に図示はしないが、マスク70として窒化珪素膜を使用しているので、この窒化珪素膜の窒素とTi膜60の上部のTiとが反応してTiN膜(チタン窒化膜)を生成する。このTiN膜は珪素と反応しにくく、このTiN膜はTiSix膜5B、TiSix膜6Cの夫々の膜厚方向の反応量を制御できるストッパーとして使用される。つまり、TiN膜は、特に素子分離絶縁膜2の表面上へのTiSix膜6Cの這い上がりを防止できる。
【0039】前記TiSix膜5Bを形成することによりゲート電極5が形成され、TiSix膜6Cを形成することによりソース領域6及びドレイン領域6が形成される。つまり、MISFETQnが完全に形成される。
【0040】次に、前記マスク70を除去し、図5に示すように、引き続き、TiSix膜5B及びTiSix膜6Cとして形成されない未反応のTi膜60を除去する。マスク70はりん酸液により除去し、未反応のTi膜60はNH4OHとH22との混合液により除去する。
【0041】この後、アルゴンガスの雰囲気中、約900〔℃〕の高温度で20〜40秒間のアニールを行い、TiSix膜5B、TiSix膜6Cの夫々の抵抗値を低減する。
【0042】次に、前記図1に示すように、層間絶縁膜8、接続孔8H、配線9の夫々を順次形成することにより、本実施例の半導体集積回路装置は完成する。
【0043】このように、本実施例においては、以下の構成及び作用効果が得られる。
【0044】(1)半導体集積回路装置の形成方法において、p- 型半導体基板1の非活性領域上及び活性領域に形成されたn+ 型半導体領域6Bの主面上を含む全面に、又はp- 型半導体基板1の一部分に形成された多結晶珪素膜5Aの表面上を含む全面にTi膜60を堆積する工程、前記Ti膜60の表面上の全面に耐酸化性を有しかつ膜中に酸素が混入されないマスク70を形成する工程、この後、窒素ガスを主成分とする雰囲気中でシリサイド化アニールを行い、前記n+ 型半導体領域6Bの珪素又は多結晶珪素膜5Aの珪素とTi膜60のTiとを反応させ、前記n+ 型半導体領域6Bの主面上に選択的にTiSix膜6Cを又は多結晶珪素膜5Aの表面上に選択的にTiSix膜5Bを形成する工程、前記TiSix膜6C又は5Bが形成されない未反応のTi膜60を選択的に除去する工程を備える。この構成により、(A)前記シリサイド化アニール工程において、窒素ガスを主成分とする雰囲気中に微量の酸素が混入された場合でも、耐酸化性を有しかつ膜中に酸素が混入されないマスク70を形成したので、前記マスク70により酸素がTiSix膜6C又は5B中に混入されることを防止でき、しかも前記マスク70から酸素がTiSix膜6C又は5B中に混入されることを防止できる。(B)前記作用効果(A)が得られるので、TiSix膜6C又は5Bの抵抗値を低減でき、しかも抵抗値のばらつきを減少できる。
【0045】(2)前記構成(1)に記載されるマスク70を形成する工程はプラズマCVD法で堆積された窒化珪素膜を形成する工程である。この構成により、(A)前記シリサイド化アニール工程の温度に比べて低い温度において窒化珪素膜を形成できるので、前記シリサイド化アニール工程前であって、前記マスク70を形成する工程においてTiSix膜6C及び5Bが生成されしかもこのTiSix膜6C及び5B中に酸素が混入されることを防止できる。
【0046】(3)半導体集積回路装置の形成方法において、p- 型半導体基板1の非活性領域で周囲を囲まれた活性領域に、MISFETQnのソース領域6及びドレイン領域6として使用される一対のn+ 型半導体領域6B及びゲート電極5として使用される多結晶珪素膜5Aを形成する工程、前記MISFETQnの一対のn+型半導体領域6Bの表面上、多結晶珪素膜5Aの表面上及び前記非活性領域上を含む全面にTi膜60を形成する工程、前記Ti膜60の表面上の全面にプラズマCVD法で堆積された窒化珪素膜(マスク70)を形成する工程、この後、窒素ガスを主成分とする雰囲気中でシリサイド化アニールを行い、前記一対のn+型半導体領域6Bの珪素、多結晶珪素膜5Aの珪素の夫々と前記Ti膜60のTiとを反応させ、前記一対のn+ 型半導体領域6Bの主面上、多結晶珪素膜5Aの表面上の夫々に選択的にTiSix膜6C、5Bの夫々を形成する工程、前記TiSix膜6C、5Bの夫々が形成されない未反応のTi膜60を選択的に除去する工程を備える。この構成により、前記構成(1)の作用効果及び構成(2)の作用効果の他に、前記シリサイド化アニール工程において、Ti膜60の表面上に予め窒化珪素膜(耐酸化マスク70)を形成し、Ti膜60の上部のTiと窒化珪素膜の窒素とでTiN膜を形成できるので、このTiN膜が反応のストッパーとして作用し、前記一対のn+ 型半導体領域6Bの珪素、多結晶珪素膜5Aの珪素の夫々と前記Ti膜60の下部のTiとで形成されるTiSix膜6C、5Bの夫々の膜厚方向の反応量を制御できる。この結果、特に、MISFETQnのソース領域6及びドレイン領域6として使用される一対のn+ 型半導体領域6Bの表面上に形成されたTiSix膜6Cの非活性領域上への這い上がりを防止できる。
【0047】以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0048】例えば、本発明は、這い上がりを防止する目的の場合において、Ti膜に変えて、Mo膜、W膜等の高融点金属膜又はPt膜等の貴金属膜を使用してもよい。
【0049】また、本発明は、nチャネルMISFETを備えた半導体集積回路装置に限らず、nチャネルMISFET及びpチャネルMISFETを備えた所謂相補型MISFETを備えた半導体集積回路装置に適用できる。また、本発明は、バイポーラトランジスタを有する半導体集積回路装置に適用できる。この場合、本発明は、バイポーラトランジスタの動作領域の表面、引出し電極の表面に金属珪化膜が形成される。
【0050】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0051】半導体集積回路装置において、ゲート材としてチタン珪化膜を採用できるとともに、前記チタン珪化膜の酸素の混入に基づく抵抗の増大を防止できる。
【0052】半導体集積回路装置において、ゲート材として高融点金属珪化膜又は貴金属珪化膜を採用でき、前記高融点金属珪化膜又は貴金属珪化膜の酸素の混入に基づく抵抗の増大を防止できるとともに、所謂前記高融点金属珪化膜又は貴金属珪化膜の這い上がりを減少できる。




 

 


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