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発明の名称 電子線描画装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−97060
公開日 平成6年(1994)4月8日
出願番号 特願平4−247600
出願日 平成4年(1992)9月17日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 安藤 宏純
要約 目的
本発明は検出速度を落すことなくマーク波形のS/Nを向上させ、マークの存在検出成功率及び、マーク位置検出を精度向上させることを目的とする。

構成
加算器103を中心とするマーク波形加算回路を従来のエッジ検出回路107の前段に設け、累積加算波形について加算毎にエッジ検出処理を行なうこと及びエッジ検出によるマーク存在検出判定基準に加算飽和の条件を加えることによりマーク波形のS/Nを向上させ、マーク存在検出成功率を向上させるところにある。また、累積加算波形で加算毎にエッジ位置検出を行なうことにより位置検出再現性を向上させるところにある。
特許請求の範囲
【請求項1】電子線を発生させる電子銃と該電子銃から発せられた電子線を試料面上に投射するための電子光学系と、電子線を該試料面にて走査させるための偏向制御系と該試料面に固定された半導体ウエハまたはマスク上の合わせマークを電子線にて走査した時に生じる反射電子あるいは二次電子を検出するための検出器と、該検出器からの信号を増幅,周波数帯域制限するアナログ処理部,該信号をデジタル量に変換するA/D変換部及びデジタル量になった該信号を演算処理するデジタル処理部とからなる信号処理系と、これら該電子光学系,該偏向制御系,該信号処理系及び該試料を移動させるためのステージ制御系を一括制御し、高速かつ正確に描画制御を行なうデータ制御系と、該データ制御系の制御計算機とからなる電子線描画装置において、合わせマーク位置検出を行なう際に、合わせマーク上を電子線によって走査して得られるマーク波形を累積加算し、加算毎にあらかじめ指定してあるスライスレベルを過ぎる波形上の位置検出、いわゆるエッジ検出をハードウエア演算またはソフトウエア処理により行ない、マーク位置検出することを特徴とする電子線描画装置。
【請求項2】合わせマークの存在検出を行なう際に、走査信号を累積加算し加算毎に上記エッジ検出をハードウエア演算またはソフトウエア処理により行ない、あらかじめ指定されている数のエッジを有するマーク波形が、指定本数見つかった場合にマーク有りとすることを特徴とする請求項1記載の電子線描画装置。
【請求項3】合わせマークの存在検出を行なう際に、走査信号を累積加算し加算毎に上記エッジ検出をハードウエア演算またはソフトウエア処理により行ない、あらかじめ指定されている数のエッジを有するマーク波形が指定本数以上見つかり、かつ加算波形に飽和(オーバーフロー)が生じた場合にマーク有りとすることを特徴とする請求項1記載の電子線描画装置。
【請求項4】請求項3の合わせマークの存在検出法において、マーク波形が上に凸であり、スライスレベルを波形ベースより上に設定した場合は通常の累積加算を行ない、マーク波形が下に凸であり、スライスレベルを波形ベースより下に設定した場合は検出波形の全ビットを反転して累積加算を行なうことを特徴とする電子線描画装置。
【請求項5】請求項1の合わせマーク位置検出において、加算波形を常に1/2として累積加算及びエッジ検出することにより、加算によるマーク波形のベース増加及び加算オーバーフローなく位置検出できることを特徴とする電子線描画装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体プロセスや装置環境などにより、S/Nの低下した合わせマークの存在検出と位置検出を、処理速度を落すことなく検出確度及び精度を向上させることが可能である電子線描画装置に関する。
【0002】
【従来の技術】従来からマーク波形のエッジを検出することにより、マークの存在検出及び位置検出を行なっているが、半導体プロセスの微細化,平坦化技術が向上するに従いマーク波形のS/Nが低下し、存在検出の成功率が低下する,位置検出の精度が低下するという問題が生じている。
【0003】
【発明が解決しようとする課題】本発明は検出速度を落すことなくマーク波形のS/Nを向上させ、マークの存在検出成功率及び、マーク位置検出を精度向上させることを目的とする。
【0004】
【課題を解決するための手段】この目的を達成するために、本発明では検出波形を累積加算することによりS/Nを向上させ、加算毎にエッジ検出を行なうことによりエッジ検出の成功率を向上させ、また位置検出精度を向上させようとするものである。また、加算毎にエッジ検出を行なうので、走査終了時には検出も終了しており、従来の検出速度を落すこともない。
【0005】
【作用】すなわち、マークの存在検出においては、いまだ合わせマークのない位置から電子線の走査を行なうのであるが、このマーク波形のベースに相当する信号を加算することによりベースのノイズ成分を低減させ、同時に合わせマーク上を走査する際に生じるマーク波形の信号成分を加算することによって増強し、S/Nを向上させる。また、従来のマーク存在検出条件である、指定個数のエッジがある波形が指定本数あるという条件に加え、指定個数のエッジがある波形が指定本数以上ありかつ加算波形に飽和が生じた(オーバーフローした)という条件をマーク存在条件とすることにより、低S/N低コントラストのマーク波形に対しても存在検出成功率を向上させることができる。
【0006】マーク位置検出においては、マーク波形を加算することにより信号のS/Nが向上し、検出精度、特に検出再現精度が向上する。また、加算波形を常に1/2としてエッジ検出処理することにより、累積加算による波形ベースの増加を回避でき、従来法とエッジ検出条件を変えることなく位置検出することができる。
【0007】
【実施例】本発明の実施例を図1を用いて説明する。図1は、本発明を実現する機能ブロック図であり電子線描画装置の全体構成は図2に示す。図2で鏡体201が最上部の電子銃202から発せられた電子線は電子光学系203及び偏向器204により制御され、ステージ制御系211により制御されるXYステージ206上の試料205に照射される。電子光学系203及び偏向器204は、それぞれレンズ電源208と偏向制御系209により制御される。試料205からの反射電子は、半導体検出器207により検出され、本発明の該当部位である信号処理部210にてA/D変換後、処理モードにもよるがエッジ検出等の演算処理を行ない結果は制御計算機213に取り込まれる。制御系212は主に描画制御を行なう。
【0008】図1の半導体検出器116により検出された試料からの反射電子は、アンプ115により適当に増幅された後A/D変換器114によりデジタル信号に変換される。ここでは12ビットのデジタル信号に変換されるとする。デジタル化された反射電子検出信号は、サンプリングに同期しているフリップフロップ101にラッチされる。フリップフロップ101の反転,非反転の出力はマルチプレクサ102のふたつの入力にそれぞれ接続される。マルチプレクサ102の出力制御信号113は、マーク波形が上に凸でベースより上側のスライスレベルを用いる場合(図3のA参照)は非反転出力をマーク波形が下に凸でベースより下側のスライスレベルを用いる場合(図3のB参照)は反転出力を出力するように制御する。こうして選択されたマーク波形は、加算器103に入力される。ここでは16ビットの加算器とする。加算器103のもう片方の入力は、加算メモリ104に接続されるが、その間にマルチプレクサ105を設け制御信号112により、加算を行なわないときや加算の第一番目の波形に対しては0を加算するようにしておく。加算器103の出力にはシフトレジスタ108が接続されており、制御信号114により加算によるベースレベルアップや加算オーバーフローを回避したい場合には右に1ビットシフトし、波形を1/2とする。ただし、波形を1/2としたい場合でも、加算の第一番目の波形に対してはシフトを行なわない。シフトレジスタ108の出力は、エッジ検出回路107に入力されると同時に加算メモリ104に入力される。加算メモリ104のアドレスは、サンプリング毎にインクリメントされ、1本の波形データの収集が終了すると0リセットされるカウンタ106に接続されている。エッジ検出回路107は、ハードウエア演算回路であっても良いしDSP等のプロセッサが演算処理する回路であっても良い。この回路での処理内容は図3に示すように、波形が上に凸であるAの場合はマーク波形301に対してスライスレベル302を過ぎる点303をエッジとして抽出しその位置が波形データの始点から何番目であるかをメモリに記憶する。波形が下に凸であるBの場合も同様である。また、この回路では指定された数のエッジをもつ波形が何本あったかを検出しており、それが指定本数に達するとマーク有りを示す信号を出力する。Aの例は4個のエッジがある波形なので、例えば検出条件を5本と指定すると、Aの波形を5本収集した時点でマーク有りを示す信号が発行される。この信号を図1では信号109で示している。
【0009】あるいはCに示すように例えば4個のエッジのある波形をマーク波形とした場合で、この条件を満たす波形が指定本数あり、かつ信号の振幅レンジ305に対する飽和点306が生じた場合をマーク有りとする条件とする。この条件によれば指定エッジ数を有する波形本数の指定を数本程度と少なくし、スライスレベル302を信号の振幅レンジ305の高いところに設定しておけば、低コントラスト,低S/Nの波形に対しても存在検出の成功率が高くなる。勿論シフトレジスタ108はシフトなしに設定しておく。この場合は加算器103のオーバーフロー信号111と信号109との論理和110をマークの存在検出信号とすれば良い。なお、図3の矢印304は電子線の走査幅すなわち一波形長を示している。エッジ検出回路107では上記存在検出信号発行のほかに、何番目の走査波形の何番目のデータにエッジがあったかをメモリ117に記憶させる機能も有しているが、このいわゆるエッジ検出の手法は公知であるのでここでは詳しく述べない。
【0010】一方エッジ検出回路107は従来回路の処理ビット数を12ビットから16ビットに拡張するだけであり、加算波形を処理することによる処理時間の増加は生じない。また、加算回路部に追加による処理時間のおくれは、デバイスをすべて74LSシリーズで構成した場合でも1μS以内であり、検出器の応答特性等から制限されているサンプリング周期15μS内に充分吸収されるため処理時間の増加は生じない。すなわち従来法に比べて処理時間の増加は生じない。
【0011】以上のような処理で発行されたマーク存在検出信号110,109や、メモリ117に記憶されたマーク波形の位置情報は、図1には省略されているインターフェイス回路を介して制御計算機213に取り込まれる。
【0012】
【発明の効果】以上説明してきたように本発明によれば合わせマーク波形を累積加算し加算波形毎にエッジ検出処理を行なうことにより、特に合わせマークの存在検出の成功率を向上させることができる。また、位置検出については、検出再現性を向上させることができる。さらに従来法に比べ、本発明による処理時間の増加は生じない。




 

 


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