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発明の名称 入力回路、及び半導体集積回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−90161
公開日 平成6年(1994)3月29日
出願番号 特願平4−266552
出願日 平成4年(1992)9月9日
代理人 【弁理士】
【氏名又は名称】玉村 静世
発明者 山岸 幹生
要約 目的
本発明の目的は、半導体集積回路の消費電流の低下を図ることにある。

構成
入力信号のレベル変換を行うレベル変換回路60と、このレベル変換回路60の出力を保持するラッチ回路30と、上記レベル変換回路60の出力を上記ラッチ回路30で保持させるタイミングに同期して上記レベル変換回路60の動作を停止させるための制御回路70とを設け、非動作期間を設けることによって、消費電流の低減を図る。
特許請求の範囲
【請求項1】 入力信号のレベル変換を行うレベル変換回路と、このレベル変換回路の出力を保持するラッチ回路と、上記レベル変換回路の出力を上記ラッチ回路で保持させるタイミングに同期して上記レベル変換回路の動作を停止させるための制御回路とを含んで成る入力回路。
【請求項2】 上記レベル変換回路は、定電流源を含み、上記制御回路は、この定電流源を上記ラッチ回路の動作に同期してカットオフ状態とする請求項1記載の入力回路。
【請求項3】 上記レベル変換回路は、入力信号を増幅するためのセンスアンプと、このセンスアンプの出力信号をCMOSレベルに変換するためのバッファとを含み、このバッファの出力信号が上記ラッチ回路に伝達されるように構成された請求項1又は2記載の入力回路。
【請求項4】 上記レベル変換回路は、入力信号を基準レベルと比較することによって当該入力信号を電源とグランドとの中間レベル程度に電圧変換するためのレベルシフタと、このレベルシフタの出力信号を増幅するためのセンスアンプと、このセンスアンプの出力信号をCMOSレベルに変換するためのバッファとを含み、このバッファの出力信号が上記ラッチ回路に伝達されるように構成された請求項1又は2記載の入力回路。
【請求項5】 テスト用の入力信号に対して上記レベルシフタをパスさせるための経路が形成され、このテスト信号の取込みモードにおいて、上記レベルシフタ、及びセンスアンプの動作を停止させるようにした請求項4記載の入力回路。
【請求項6】 上記請求項1,2,3,4又は5のいずれかに記載の入力回路を含む半導体集積回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、入力回路、さらには入力信号のレベル変換機能を備えた入力回路において消費電流を低減するための技術に関し、例えばDRAM(ダイナミック・ランダム・アクセス・メモリ)やインタフェース用論理LSIに適用して有効な技術に関する。
【0002】
【従来の技術】機能ブロック間の信号伝達を高速化する一つの手段として、信号を例えば0.8Vのような小振幅で伝達するECL(Emitter Coupled Logic)インタフェース方式がある。このインタフェース方式がディジタルデータ処理装置等のバス接続に用いられるとき、各機能ブロックは、ECLレベルの入力信号をMOSレベルの内部信号に変換するECL・MOSレベルシフタ(レベル変換回路とも称される)と、逆にMOSレベルの内部信号をECLレベルの出力信号に変換するMOS・ECLレベル変換回路とを備える必要がある。
【0003】また、パーソナルコンピュータやその他のデータ処理システムにおいては、それに含まれるLSIの電源端子間電圧(動作電源電圧)の定格値が標準の5Vに統一されており、従ってそのようなシステムに含まれるLSI間の論理スレッショルド電圧は整合されているが、今後LSIのプロセスの微細化に伴う電源端子間電圧の低下により、例えば定格値3.3VのLSIが多くなると、そのようなLSIと電源端子電圧の定格値が5VのLSIとが、一つのLSI実装基板において混在する場合や、定格値3.3VのLSIのみを搭載したLSI実装基板と定格値5VのLSIのみを搭載したLSI実装基板とを、信号伝達ラインによって結合しなければならない場合が考えられる。例えば0.5ミクロンプロセス時代では、メモリLSIの定格値は3.3Vとされ、ロジックLSIの定格値は5Vとされ、それらを結合しなければならないことがある。そしてそのような場合に、LSI間の論理スレッショルド電圧を整合するためのレベルシフタが必要とされる。
【0004】尚、レベルシフタについて記載された文献の例としては、昭和62年6月1日に技術評論社より発行された「TTL−ICえらび方・使い方(岡田弘 著)」がある。
【0005】
【発明が解決しようとする課題】しかしながら、従来のレベルシフタは、それの動作時において定常的に電流を流すため、多ピンLSIにおいては、信号入力回路数が多くなるので、結果的に、CMOS回路の特徴である低消費電力性が損なわれてしまう。
【0006】本発明の目的は、半導体集積回路の消費電流の低下を図ることにある。
【0007】本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【0008】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0009】すなわち、入力信号のレベル変換を行うレベル変換回路と、このレベル変換回路の出力を保持するラッチ回路と、上記レベル変換回路の出力を上記ラッチ回路で保持させるタイミングに同期して上記レベル変換回路の動作を停止させるための制御回路とを含んで入力回路を構成する。さらに具体的な態様では、上記レベル変換回路が、定電流源を含んで構成されるとき、この定電流源を上記ラッチ回路の動作に同期してカットオフ状態とすることによって、当該レベル変換回路の動作を停止させるように構成することができる。また、レベル変換回路は、入力信号を増幅するためのセンスアンプと、このセンスアンプの出力信号をCMOSレベルに変換するためのバッファとを含んで構成することができる。そして、テスト用の入力信号に対して上記レベルシフタをパスさせるための経路が形成され、このテスト信号の取込みモードが形成されるとき、上記レベルシフタ、及びセンスアンプの動作を停止させるように構成することができる。
【0010】
【作用】上記した手段によれば、上記制御回路は、上記レベル変換回路の出力を上記ラッチ回路で保持させるタイミングに同期して上記レベル変換回路の動作を停止させ、このことが、当該レベル変換回路の定常電流を減少させ、消費電流の低下を達成する。
【0011】
【実施例】図5には本発明の一実施例であるDRAM(ダイナミック・ランダム・アクセス・メモリ)の全体的な構成が示される。
【0012】54は複数個のダイナミック型メモリセルをマトリクス配置して成るメモリセルアレイであり、メモリセルの選択端子はロウ方向毎にワード線に結合され、メモリセルのデータ入力端子はカラム方向毎に相補データ線に結合される。そしてそれぞれの相補データ線は、相補データ線に1対1で結合された複数個のカラム選択スイッチを含むY選択スイッチ回路57を介して相補コモンデータ線に共通接続される。特に制限されないが、アドレスマルチプレクス方式が採用され、ロウ及びカラムアドレス入力信号を、それらのタイミングをずらすことにより共通のアドレス端子から取込むようにしている。すなわち、Xアドレスラッチ及びXデコーダ52と、Yアドレスラッチ及びYデコーダ56の前段にはアドレスマルチプレクサ51が配置され、アドレスバッファ50を介して取込まれたアドレス信号が、アドレスマルチプレクサ51によりXアドレスラッチ及びXデコーダ52と、Yアドレスラッチ及びYデコーダ56とに振分けられる。このようなアドレス入力を円滑に行うためRAS*(ロウアドレスストローブ)及びCAS*(カラムアドレスストローブ)の2種類のクロック信号を外部から与えるようにしている。一つのメモリサイクル(RAS*クロックの1周期)中に読出しあるいは書込みの一方の動作のみを可能とするため、RAS*クロックの立下り時点でロウアドレスを、CAS*クロックの立下り時点でカラムアドレスを内部回路に取込むようにし、ライトイネーブル信号WE*の状態によって当該サイクルが書込みサイクルか読出しサイクルかの判断を可能としている。このような判断並びに各部の動作制御は制御部55によって行われる。
【0013】ワードドライバ53は、それの前段に配置されたXアドレスラッチ及びXデコーダのデコードに基づいてワード線を選択レベルに駆動する。そしてYアドレスラッチ及びYデコーダ56のデコード出力に基づいてY選択スイッチ回路57が駆動され、これにより特定されるメモリセルからのデータ読出し若しくはデータ書込みが可能とされる。
【0014】また、上記メモリセルアレイ54にはセンスアンプ回路59が結合され、メモリセル情報がこのセンスアンプで増幅されるようになっている。この場合、データ入出力回路58にはメインアンプなどが含まれ、このメインアンプを介して読出しデータの外部送出が可能とされる。
【0015】図1には、上記データ入出力回路58に含まれる入力回路が示される。
【0016】図1に示される入力回路は、特に制限されないが、擬似ECLレベルの入力信号Vinを取込み、それをCMOSレベルに変換するためのレベル変換回路60と、このレベル変換回路60の出力を保持するためのラッチ回路30と、上記レベル変換回路60の出力を上記ラッチ回路30で保持させるタイミングに同期して上記レベル変換回路の動作を停止させるための制御回路70とを含んで構成される。
【0017】上記レベル変換回路60は、特に制限されないが、入力信号Vinを基準レベルVrefと比較することによって当該入力信号を高電位側電源Vddと低電位側電源Vss(グランド)との中間レベル程度に電圧変換するためのレベルシフタ11と、このレベルシフタ11の出力信号を増幅するためのセンスアンプ29と、このセンスアンプ29の出力信号をCMOSレベルに変換するためのバッファ25とを含む。上記レベルシフタ11は、nチャンネル型MOSトランジスタ14,15の負荷としてpチャンネル型MOSトランジスタ12,13が結合される。nチャンネル型MOSトランジスタ16,17が並列接続され、上記nチャンネル型MOSトランジスタ16,17のソース電極がMOSトランジスタ16,17、及びnチャンネル型MOSトランジスタ18を介して低電位側電源Vssに結合される。このレベルシフタ11は差動入力構成となっており、ECLレベルの微小入力信号Vinは、このレベルシフタ11によって高電位側電源Vccと低電位側電源Vssとの中間のレベルに電圧変換される。このようなレベルに変換するのは、後段のセンスアンプ29が、ゲインの最も大きな動作点で動作可能とするためである。レベルシフタ11の動作はそれの定電流源素子を兼ねるMOSトランジスタ18によって制御される。つまり、このMOSトランジスタ18がオン状態の場合には回路に電流が流れるのでレベルシフタとして動作するが、逆にオフの場合には、回路電流が遮断されるので動作しない。
【0018】上記センスアンプ29は、差動結合されたnチャンネル型MOSトランジスタ22,23と、それの負荷としてのpチャンネル型MOSトランジスタ19,20,21と、上記MOSトランジスタ22,23のソース電極には、定電流素子を兼ねるnチャンネル型スイッチMOSトランジスタ24に結合され、このMOSトランジスタ24によって動作制御される。上記レベルシフタ11を構成するMOSトランジスタ14,15のドレイン電極からの差動出力が、MOSトランジスタ22,23のゲート電極に伝達され、このセンスアンプ29で増幅されてから、後段のバッファ25に伝達され、ここでCMOSレベルに変換されるようになっている。
【0019】ラッチ回路30は、バッファ25の出力レベルを保持する機能を有する。このラッチ回路30は、pチャンネル型MOSトランジスタ31とnチャンネル型MOSトランジスタ32とが並列接続され、pチャンネル型MOSトランジスタ35とnチャンネル型MOSトランジスタ36とが並列接続され、さらにこのMOSトランジスタ31,32を介してインバータ33,34とがループ結合されることにより、MOSトランジスタ35,36を介して入力された信号の論理状態が保持されるようになっている。
【0020】上記レベルシフタ11と、センスアンプ29と、ラッチ回路30の動作は制御回路70によって制御される。この制御回路70は、特に制限されないが、2相クロックφ1,φ2に基づいて単相クロック信号CLOCKを生成する単相クロック生成回路49と、このクロック信号CLOCKを反転するインバータ37と、それの後段に配置された2入力ノアゲート26とを含む。pチャンネル型MOSトランジスタ31nチャンネル型MOSトランジスタ36には単相クロック信号CLOCKがそのまま入力され、nチャンネル型MOSトランジスタ32,pチャンネル型MOSトランジスタ35には、単相クロック信号CLOCKがインバータ37で反転されてから入力されることによって、二組のMOSトランジスタ対が相補的に動作されるようになっている。さらに、2入力ノアゲート26の出力信号がレベルシフタ11のnチャンネル型MOSトランジスタ18のゲート電極に伝達されることによって、当該レベルシフタ11の定電流源がオンオフ制御され、それによって当該レベルシフタ11の動作制御が行われる。同様に上記ノアゲート26の出力信号は上記センスアンプ29におけるnチャンネル型MOSトランジスタ24のゲート電極に伝達されるようになっており、このセンスアンプ29の定電流源がオンオフ制御されることによって当該センスアンプ29の動作が制御されるようになっている。
【0021】また、本実施例DRAMの動作試験において、入力回路を介してテスト用信号を内部に取込み可能とするため、テスト用の入力信号に対して上記レベルシフタをパスさせるための経路が形成される。この経路は、テスト制御信号TESTによってオンオフ制御されるnチャンネル型MOSトランジスタ27が、外部端子と上記バッファ25の入力端子との間に配置されることによって形成される。TESTがハイレベルにアサートされることによってテスト信号の取込みモードが指示されるとき、信号入力端子とバッファ25の入力端子とが短絡され、それによって入力信号Vinは上記レベルシフタ11やセンスアンプ29を経由することなく、バッファ25に伝達され、さらラッチ回路30に伝達される。
【0022】図2には本実施例の動作タイミングが示される。
【0023】本実施例DRAMにおいて、原クロックとして、2相クロックφ1,φ2が与えられる場合に単相クロック生成回路49において、単相クロックCLOCKが生成される。この単相クロックCLOCKは、図2に示されるように、φ1の立ち上り波形エッジに同期してローレベルとなり、φ2の立ち上りエッジに同期してハイレベルになるように形成される。入力信号Vinは、φ2がハイレベルになってからφ1がハイレベルになるまでの間(つまり、単相クロック信号CLOCKのハイレベル期間)に変化され、そのときのレベルがレベルシフタで11において基準レベルVrefと比較され、その比較結果がセンスアンプ29で増幅され、さらにバッファ25でCMOSレベルに変換された後にラッチ回路30に伝達される。φ1がハイレベルになってからφ2がハイレベルになるまでの期間に(つまり単相クロック信号49のローレベル期間)は入力信号Vinは安定しており、そのときのバッファ25の出力状態がラッチ回路30に保持される。そしてこの期間においては、ノアゲート26の出力がローレベルとされ、nチャンネル型MOSトランジスタ18,24がオフ状態とされることから、レベルシフタ11、及びセンスアンプ29の動作は停止される。換言すれば、ノアゲート26の出力がローレベルとされることによってレベルシフタ11、及びセンスアンプ29内の定電流源がカットオフ状態とされることによって、電流消費が阻止される。そのようにレベルシフタ11、及びセンスアンプ29の動作が停止された場合でも、ラッチ回路30には、入力信号Vinに対応するCMOSレベルの信号が既に保持されているので、出力信号Voutの論理状態が変動することはない。このように、レベル変換回路60の出力をラッチ回路30で保持させるタイミングに同期してレベル変換回路60の動作を停止させるようにすれば、少なくともこの動作停止期間においてレベルシフタ11やセンスアンプ29に定常電流が流れることはないから、その分、回路の消費電流が低減される。例えば2相クロックφ1,φ2が互いに半サイクルずれている場合には、レベル変換回路60の電流消費を1/2にできる。
【0024】また、本実施例DRAMのテストモードの場合には、テスト信号TESTがハイレベルにアサートされ、nチャンネル型MOSトランジスタ27がオンされることによって入力信号Vinがバッファ25に直接入力されることになるが、その場合においても、ノアゲート26の論理出力がローレベルとなるので、nチャンネル型MOSトランジスタ18,24がオフ状態とされ、上記の場合と同様にレベル変換回路60の動作が停止されることによって、そこでの電流消費が阻止される。
【0025】上記実施例によれば以下の作用効果が得られる。
【0026】(1)入力信号Vinは、φ2がハイレベルになってからφ1がハイレベルになるまでの間に変化され、そのときのレベルがレベルシフタで11において基準レベルVrefと比較され、その比較結果がセンスアンプ29で増幅され、さらにバッファ25でCMOSレベルに変換された後にラッチ回路30に伝達される。φ1がハイレベルになってからφ2がハイレベルになるまでの期間に、そのときのバッファ25の出力状態がラッチ回路30に保持される。そしてこの期間においては、ノアゲート26の出力がローレベルとされ、nチャンネル型MOSトランジスタ18,24がオフ状態とされることから、レベルシフタ11、及びセンスアンプ29の動作が停止され、それによって、消費電流の低減を図ることができる。
【0027】(2)nチャンネル型MOSトランジスタ18、24をオフさせることによって、定電流源をカットオフ状態とすることは、レベル変換回路60の動作停止を的確に制御することができる。
【0028】(3)テスト用の入力信号に対してレベルシフタ11をパスさせるための経路が形成され、このテスト制御信号TESTがハイレベルにアサートされることによってテスト信号の取込みモードとされた場合に、レベルシフタ11、及びセンスアンプ29の動作を停止させることができるので、テストモードにおいても消費電流の低減を図ることができる。
【0029】以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0030】例えば、上記実施例ではレベルシフタ11とセンスアンプ29とを含むものについて説明したが、センスアンプを省略したり、逆に、センスアンプを多段構成にすることができる。また、入力電圧によっては、レベルシフタを省略することができる。さらに、図3(A)に示されるように、入力クロックφ1が単相クロックである場合には、図3(B)に示されるように多段接続された複数のインバータ72と、2入力ナンドゲート73とを含んで成る微分回路によって図3(A)の単相クロックφ1の波形を微分することによって、所定パルス幅のクロック信号CLOCKを生成するようにするとよい。この場合において、複数のインバータ72はφ1を遅延するための素子として機能し、その段数を調整することによって信号遅延量の調節が可能であり、この信号遅延量をプログラマブルにすることによって任意の動作停止期間を設定することができる。
【0031】図4には本発明の他の実施例回路が示される。
【0032】図4に示される実施例回路が図1に示されるのと大きく異なるのは、レベルシフタ11、センスアンプ29の定電流源部、及び制御回路70の構成である。nチャンネル型MOSトランジスタ40とnチャンネル型MOSトランジスタ41とが直列接続され、MOSトランジスタ41のゲート電極にテスト信号TESTが入力されるようなっている。nチャンネル型MOSトランジスタ24とnチャンネル型MOSトランジスタ43が直列接続され、MOSトランジスタ43のゲート電極にテスト信号TESTが入力されるようになっている。そのような構成により、制御回路70では、2入力ナンドゲート26に代えてインバータ44が適用される。このように構成しても、上記実施例と同様の作用効果を得ることができる。
【0033】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるDRAMに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体記憶装置や、それを内蔵するようなマイクロコンピュータなどデータ処理装置、さらには各種半導体集積回路に広く適用することができる。
【0034】本発明は、少なくとも、入力信号を取込むことを条件に適用することができる。
【0035】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0036】すなわち、入力信号のレベル変換を行うレベル変換回路と、このレベル変換回路の出力を保持するラッチ回路と、レベル変換回路の出力をラッチ回路で保持させるタイミングに同期してレベル変換回路の動作を停止させるための制御回路とを含んで入力回路を構成することにより、レベル変換回路の出力をラッチ回路で保持させるタイミングに同期してレベル変換回路の動作を停止させ、それによって当該レベル変換回路の定常電流を減少させることができるので、その分、消費電流の低下を図ることができる。




 

 


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