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発明の名称 AD変換器およびアナログ・ディジタル混在システム
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−85672
公開日 平成6年(1994)3月25日
出願番号 特願平4−235625
出願日 平成4年(1992)9月3日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 菊池 隆文 / 波多野 雄治 / 大塚 正則 / 村上 康之 / 堀田 正生
要約 目的
アナログ・ディジタル混在のシステムに用いられ、システムの待機時には分解能を落すことにより電力消費を低減する機能を持つAD変換器を提供すること。

構成
逐次比較形AD変換器において、タイミング制御回路にごく簡単な回路を追加することにより、ある特定数の下位ビットの変換期間にはAD変換器のいくつかの構成要素の動作を停止してしまう機能を持たせる。
特許請求の範囲
【請求項1】与えられるアナログ電圧信号をその電圧レベルに応じたディジタル値に変換するAD変換器において、このAD変換器が逐次比較形AD変換器であり、与えられる要求信号に応じて、ある決められた数の下位ビットの変換期間に変換動作を停止することによって全体としての変換時間を変化させることなく、出力されるディジタル値の分解能を変化させる機能を持つことを特徴とするAD変換器。
【請求項2】与えられるアナログ電圧信号をその電圧レベルに応じたディジタル値に変換するAD変換器において、このAD変換器が逐次比較形AD変換器であり、与えられる要求信号に応じて、各変換サイクルのAD変換の速度を低下させることにより、全体としての変換時間を変化させることなく出力されるディジタル値の分解能を変化させる機能を持つことを特徴とするAD変換器。
【請求項3】与えられるアナログ電圧信号をその電圧レベルに応じたディジタル値に変換するAD変換器において、このAD変換器がパイプライン形AD変換器であり、与えられる要求信号に応じて、下位ビット決定用のAD変換器の動作を止めることによって出力されるディジタル値の分解能を変化させる機能を持つことを特徴とするAD変換器。
【請求項4】与えられるアナログ電圧信号をその電圧レベルに応じたディジタル値に変換するAD変換器において、このAD変換器が並列比較形AD変換器であり、与えられる要求信号に応じて、2のべき乗個ずつグループ化された隣あう電圧比較器のうちある特定のものの動作を停止させることにより出力されるディジタル値の分解能を変化させる機能を持つことを特徴とするAD変換器。
【請求項5】前記請求項1から請求項4のいずれかに規定のいAD変換器を搭載することを特徴とするアナログ・ディジタル混在のシステム。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明はAD変換器に係り、特にアナログ・ディジタル混在のシステムもしくはシステムICに組み入れられ、そのシステムが携帯用であるなど低消費電力の望まれる場合に適したAD変換器、もしくはそのAD変換器を用いたアナログ・ディジタル混在システムに関する。
【0002】
【従来の技術】ワンチップマイコンに組み込むAD変換器、もしくは電池駆動でのシステム中のAD変換器などでは、できるだけ消費電力を低減することが望ましい。こようなアナログ・ディジタル混在のシステムに用いられるAD変換器において、従来の技術ではAD変換器の消費電力を低減するためには、例えば「株式会社日立製作所『HD404629,HD40474629仕様書』」等にあるように回路全体の動作速度を低くしたり、全体を停止するなどの手段がとられている。
【0003】周知のように特にCMOSの回路においては、電流消費の大半を状態変化時の貫通電流が占めており、そのため動作周波数が高ければそれだけ状態の変化が増え、貫通電流が増加し、電力の消費が増えることになる。
【0004】それゆえ、上記のごとく、同一の回路において消費電力を低減するためには動作速度を落す、その時に不要な回路を停止するなどの手段が用いられる。
【0005】
【発明が解決しようとする課題】特に、制御、監視用のシステムなど、通常は待機状態にありその間は消費電力をできるだけ低く抑えたいが、AD変換器は入力の大きな変化を検出するために高い分解能は必要とはしないが通常と同じ速度で動作し続ける必要のある場合においては、動作速度を落したり、停止するなどして消費電力を低減することができない。
【0006】そこでこの発明の目的は、外部からの要求があった場合、通常と同じ速度で動作し続けながらも出力の分解能を変化させることにより消費電力を低減することのできるAD変換器を提供することにある。
【0007】
【課題を解決するための手段】本発明の上述の目的は、例えば逐次比較形AD変換器であれば、下位ビットの変換タイミングの際のみAD変換器の動作を停止する、例えばパイプライン形AD変換器であれば、下位ビット用のAD変換器の動作を停止するなどの方策をとることによって達成される。
【0008】
【作用】本発明によるAD変換器を用いることにより、アナログ・ディジタル混在のシステムにおいて、システムの待機時に、外部からのアナログ信号を監視しておきながら、消費電力を低く抑えることのできるシステムを構成することができる。
【0009】
【実施例】以下、本発明の実施例を図をもって説明する。
【0010】図2は一般的な逐次比較形AD変換器(以下「ADC」という)の構成を示す図である。図中1はアナログ入力端子、2はサンプル/ホールド回路(以下「S/H回路」という)、3は電圧比較器、4は逐次比較論理回路、5はディジタル出力、6はDA変換器(以下「DAC」という)、7はタイミング制御回路である。
【0011】各部の働きを簡単に説明する。アナログ入力端子1に入力されたアナログ信号はS/H回路2に定められたビット数の出力が決定されるまでの間保存される。この期間を一変換サイクルと呼ぶことにする。DAC6は前回までの変換結果をもとにして参照電圧を発生する。S/H回路2に保存されたアナログ信号とこの参照電圧が電圧比較器3によって比較され、その結果が逐次比較論理回路4に送られ、記憶もしくは出力されるとともに次の変換サイクルの参照電圧決定のために用いられる。この1ビットの出力を決定するための一組の手順を一変換動作と呼ぶことにする。このように最上位ビット(以下「MSB」という)から1ビットずつ順に決定して行き、8ビットの出力であればこの変換動作を8回、10ビットの出力であれば10回繰り返して一変換サイクルとし、結果を得る。
【0012】この変換のタイミングチャートを図示すると、図1(a)の様になる。この図は8ビット出力の場合の例である。
【0013】ここで図1(b)は、本発明の第一の実施例である下位ビットの変換期間に変換動作を停止する機能を持つ逐次比較形ADCのタイミングチャートである。この例ではビット数低減時にはADCは下位4ビットの変換を停止しており、それにより出力は残りの4ビット分の分解能しか持たなくなる。
【0014】しかし、動作停止期間中にはS/H回路2や電圧比較器3、DAC6などは動作を停止することができ、その分消費電流を低減することが可能である。逐次比較論理回路4は動作停止期間中には電圧比較器3から値が送られて来ないため、変換結果として0を代りに出力するようにして、全体のビット数が変わらないようにする。
【0015】この実施例ではADCのディジタル出力5が1ビットずつ直列に出力されるシリアル出力の場合でも、全てのビットがそろってから一度に出力されるパラレル出力の場合でも、どちらでも適用することができる。
【0016】図3はこの例の場合の出力の分解能を示す図であり出力の一部を拡大したものである。図3(a)は通常の変換時の出力を示し、この例では8ビットの分解能がある。図3(b)は分解能が変化している場合の出力を示し、4ビットの分解能になっており、(a)の場合に比較し分解能は1/16になっている。このように分解能が低下していても、入力の大きな状態変化の監視などには用いることが可能である。
【0017】本実施例では変換動作を停止するビット数が4ビットになっているが、他のビット数でも問題はないことはいうまでもない。
【0018】図4は本実施例のADCに用いられるタイミング制御回路の一例であり、図中8はクロック入力端子、9はビット数低減要求信号入力端子、10はビット数低減信号発生用回路、11はADCへのクロック出力端子、12はタイミング制御回路、13はAND回路である。
【0019】各部品の動作を説明する。タイミング制御回路12はADCが通常動作するのに必要なタイミング制御信号各種を発生する。通常時にはビット数低減信号発生回路10からは正論理の信号が出力されてAND回路13に供給され、結果としてクロック出力端子11にはタイミング制御回路12の出力した信号がそのまま出力される。ビット数低減要求信号入力端子9に信号が入力された場合、ビット数低減信号発生用回路10はすぐさま負論理の信号を出力するのではなく、図7の例1及び例2に示すように、適当な変換期間になるまで信号を切り替えないでおき、変換を停止すべき変換周期になってから初めて負論理の信号を出力しAND回路13の出力がクロック出力端子11に伝えられなくなる。
【0020】以上の構成や信号線の数は一例であり、同様の働きをする他の構成でもなんら問題は生じないことはいうまでもない。
【0021】次に本発明第二の実施例について説明する。図5(b)は本発明第二の実施例の逐次比較形ADCの変換のタイミングチャートを示す図である。この実施例は第一の実施例の場合と異なり、逐次比較論理回路4から出力されるディジタル出力5が並列出力の場合に適する。
【0022】ビット数低減信号が与えられると、タイミング制御回路7はADC各部に送られる制御信号の周波数をこの例の場合では1/2にする。そうすることにより本来であれば1変換サイクルの間に図5(a)のように8ビット分の変換を行うはずの所を図5(b)のように4ビット分の変換しか行わなくなる。この実施例においても、電圧比較器3、DAC6などは動作周波数が1/2になるため、消費電流を低減することが可能である。
【0023】本実施例でも、変換結果出力の分解能は図3に示すように変化している。
【0024】ここで、逐次比較論理回路4は1変換サイクルの間に通常時よりも少ない数の変換結果しか受け取らないため、結果を出力する際には不足分のビットを0で埋めて出力する。
【0025】図6は本実施例のADCに用いられるタイミング制御回路の構成の一例である。図中14は信号切り換えのためのスイッチ、15は分周器である。各部の動作を説明すると、通常の状態ではスイッチ14は図6のようにクロック入力端子8から入力されたクロックが分周器15に入力されないように設定され、タイミング御回路12はクロク入力端子8から入力されたクロックを直接入力され動作する。ビット数低減信号発生回路10がビット数低減を要求する信号を与えられると、即座に状態の変化が起こるのではなく、図7の例3に示されるように次の変換サイクルになるまではそのままの状態を保ち、新たな変換サイクルの開始とともにスイッチ14を切り換え、クロックが分周器15に入力されるようにする。そのため、タイミング制御回路12に与えられるクロックの周波数が低くなり、出力されるADC用のクロック11も周波数が低くなる。
【0026】この実施例ではこの分周器15は1/2分周器であるが、これは出力ビット数の約数分の一の分周器であればタイミング的にも問題はない。つまり8ビット出力の場合であれば、1/2、1/4、1/8のいずれの分周器でも良く、10ビット趣津力の場合であれば1/2、1/5の分周器が適する。ただし、分母が大きくなるにつれ出力の分解能は低下する。
【0027】次に本発明第三の実施例について説明する。図8は本発明第三の実施例のパイプライン形ADCの変換のタイミングチャートを示した図である。図8(a)は通常時の変換モードのタイミングチャートであり、(b)はビット数低減時のタイミングチャートである。また図9は一般的なパイプライン形ADCの構成を示す図である。図中16a〜cは部分ADC、17a,bはDAC、18a,bは残差増幅器、19a〜cはラッチ及びビット補正回路、20a〜cは部分ADC出力、21は第一ADCブロック、22は第二ADCブロック、23は第三ADCブロックである。
【0028】図8、図9を用いて一般的なパイプライン形ADCの動作を簡単に説明する。アナログ信号入力端子1から入力されたアナログ信号はまず第一ADCブロック21に与えられS/H回路2に記憶される。部分ADC16aはS/H回路2に記憶された値に対してAD変換を行う。ここで部分ADC16aの分解能をオーバーラップ分を含めてm+1ビットとする。このADC出力20aは第二ADCブロック22のDAC17aとラッチ及び補正回路19aに送られる。またDAC17aはADC出力20aをDA変換して再びアナログ信号に戻し、第二ADCブロック22の残差増幅器18aに送る。
【0029】残差増幅器18aはS/H回路2の出力とDAC17aの出力の差分をとりその結果を増幅し記憶する。ラッチ及び補正回路19aは部分ADC出力20aを記憶する。
【0030】以上の一連の動作が図8(a)中の第一AD変換器のCに示す一度の変換動作中に行われる。
【0031】次の変換動作に入ると、第一ADCブロック21は図8(a)中の第一AD変換器のDの変換動作として、新たなアナログ値に対して先に述べた一連の変換動作を行う。
【0032】一方第二ADCブロック22の部分ADC16bは残差増幅器18aの出力をAD変換し、その結果がDAC17bとラッチ及び補正回路19aに入力される。ここで部分ADC16aの分解能はオーバーラップ分を含めてn+1ビットとする。DAC17bは部分ADC16bの出力結果をDA変換して再びアナログ値に戻し、その値を残差増幅器18bに与える。残差増幅器18bは残差増幅器18aの出力からDAC17bの出力を引きその結果を増幅し記憶する。またラッチ及び補正回路19aは先程記憶した部分ADC出力20aと新たに記憶した部分ADC出力20bを合成する。部分ADC出力20aを上位側のビット部分ADC出力20bを下位側のビット部分とし、さらにこれらの値の間で生じる誤差を部分ADC出力20aに含まれるオーバーラップ分1ビットで吸収する。これでラッチ及び補正回路19aの出力はm+n+1ビットとなりその値は第三ADCブロック23中のラッチ及び補正回路19bに送られる。ラッチ及び補正回路19bはその値を記憶する。この一連の動作が図8(a)の第二AD変換器のCの変換動作中に行われる。
【0033】さらに次の変換動作では第一ADCブロック21では図8(a)の第一AD変換器のEの変換動作が、第二ADCブロック22では同図の第二AD変換器Dの変換動作がそれぞれ行われる。
【0034】さらに第三ADCブロック23では部分ADC16cが残差増幅器18bの出力をAD変換し、その出力がラッチ及び補正回路19bに入力される。ここで部分ADC16cの分解能をoビットとすると、ラッチ及び補正回路19bは先に記憶しているm+n+1ビットの値とこのoビットの値を合成し、オーバーラップ分1ビットで誤差を吸収しm+n+oビットの変換結果5として出力する。
【0035】こうして図8(a)の三つのCの変換動作が一つの変換サイクルとなり、AD変換結果が得られる。
【0036】ここで、部分ADC16a〜cの分解能がそれぞれ4、4、4ビットだとすると、ディジタル出力5は計10ビットとなる。
【0037】ここで、本発明の実施例について述べると、このパイプライン形ADCにおいて、外部よりビット数低減の要求信号を与えられると、後段のAD変換を停止しビット数を低減するとともに、消費電力を低減しようというものである。図8(b)のタイミングチャートは第三ADCブロックを停止した場合の例である。この時第三ADCブロック23内ではラッチ及び補正回路19b以外の動作が停止し、部分ADC出力20cは0に固定される。従ってディジタル出力5は上位のm+nビット分の分解能しか持たなくなる。
【0038】この例では第三ADCブロック23のみを停止させたが、さらに分解能を下げても良い場合には第二ADCブロック22から停止すると、さらに消費電力を低減させることができる。
【0039】図10は通常変換時とビット数低減時のタイミングの切り換えの際のタイミングチャートを示す図であり、(a)はビット数を低減する際の、(b)はその状態から復帰する際のそれぞれタイミングチャートである。(a),(b)それぞれの場合においてビット数低減もしくは復帰の信号が到来した次の変換動作から状態が切り替わる。
【0040】次に本発明第4の実施例について述べる。図11は本発明による並列比較形ADCの概念を示す図であり、3ビットのADCの例である。図中24a,bは参照電圧供給端子、25は抵抗器列、26は電圧比較器、27は電圧比較器グループ、28はエンコード回路である。各部の働きを簡単に説明すると、参照電圧供給端子24aとbには参照電圧が与えられ、その電位差が抵抗器列25によって分圧されそれぞれの値が参照電圧Vrefとして電圧比較器26に与えられる。電圧比較器26はその電位とアナログ入力端子1から与えられるアナログ電圧Vinとを比較し、Vrer < Vinであれば正論理の出力を、Vref > Vinであれば負論理の出力をエンコード回路28に与える。エンコード回路はこの与えられた出力群の中から正論理と負論理の境界を検出し、その値をディジタル値として出力する。
【0041】この例では電圧比較器26が8個(2の3乗個)あるため3ビット出力になる。ここでビット数低減信号が与えられた場合に図11(b)のように2個ずつ組になった電圧比較器グループ27の片方をそれぞれ止めてしまうと、動作する電圧比較器26の個数は半分の4個(2の2乗個)になり、これは2ビット分の分解能になることを意味する。図11(b)中、網のかかった電圧比較器は停止していることを意味する。このような構成をとることにより動作する電圧比較器が少なくなる分消費電力を低減することができる。
【0042】この例では8個の電圧比較器を2個ずつ4組として扱ったが、これ以外の数の組合せも可能である。基本的に2のm乗個の電圧比較器があるならば、それを2のn乗個ずつ組にする。すると2の(m−n)乗個組を作ることができ、その一組の中の一番参照電圧の高い一つの電圧比較器のみを動作させ残りを停止させると、実質的にm−nビットのADCを実現することができる。例えば、10ビットの並列比較形ADCは通常1024個(2の10乗個)の電圧比較器を持つが、それを8個(2の3乗個)ずつ組にすると、128組(2の7乗個)の組ができる。それぞれの組の一番参照電圧が高い電圧比較器のみを動作させると、128個の電圧比較器が動作するのでこれは実質的に7ビットの分解能を持つことになる。
【0043】次に本発明第五の実施例について説明する。図12は本発明第五の実施例である、本発明のADCを用いることを特徴とするアナログ・ディジタル混在のシステムを示す図である。図中、29はアナログ入力端子、30はアナログ回路、31はADC、32はディジタルデータバス、33はADC制御信号バス、34はディジタル回路、35はディジタル出力である。
【0044】各部の働きを簡単に説明すると、通常の場合アナログ入力端子29に与えられたアナログ信号はアナログ回路30により処理され、ADC31によってディジタル値に変換され、ディジタルデータバス32によりディジタル回路34へ送られる。ディジタル回路34は受け取った値を処理して結果をディジタル出力35として外部に送り出す。また、ADC31に対してはADC制御信号バス33により各種の制御信号を与える。
【0045】ここで、システムが電池駆動であるなど、電力消費を小さく抑える必要があり、またシステムが待機状態になった場合、ディジタル回路34はADC制御信号バス33中にビット数低減要求信号を発行する。それを受けて本発明第一から第四項までのいずれかの方式を用いたADC31はディジタル出力の分解能を下げ、自らの電力消費を抑える。それと同時に、ADC31のディジタル出力の分解能が低下し変化が少なくなることからその値を入力されるディジタル回路34の電力消費も抑えることができる。
【0046】また、アナログ入力の変化をきっかけとして再びシステムを活動状態にしなくてはならない場合においても、ADCをまったく停止させるのではなく、分解能を落すだけでアナログの入力を監視できる状態になっているため、システムの迅速な作業の再開が可能である。
【0047】
【発明の効果】以上、詳細に説明したごとく、本発明によれば、ごく簡単な構成で外部からの要求に応じてAD変換器の分解能を変化させることができると同時に、AD変換器の電力消費を低減することができ、さらにこのAD変換器をアナログ・ディジタル混在のシステムに用いることにより、システムの低消費電力化をはかることができる。




 

 


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