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発明の名称 半導体集積回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−85657
公開日 平成6年(1994)3月25日
出願番号 特願平4−236858
出願日 平成4年(1992)9月4日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 橘 大 / 樋口 久幸 / 鈴木 誠 / 南 正隆 / 佐々木 勝朗
要約 目的
エージング時にバイポーラの耐圧BVCEOを低くし、遮断周波数fT向上を図る。

構成
通常動作とエージングで、プルアップバイポーラ100のベース電荷放電用NMOS500のソース3の電位と、プルダウン用PMOS401のソース4の電位とを分ける。通常動作はソース3にGND2より高い電圧、ソース4に正の電源VCCより低い電圧を供給する。エージングには、ソース3にGND電位、ソース4にVCCを供給する。
特許請求の範囲
【請求項1】バイポーラトランジスタとCMOS回路とからなり、上記CMOS回路の出力を上記バイポーラトランジスタのベースに接続したゲート回路において、上記CMOS回路のNMOSトランジスタのソース電位を通常動作時と加速試験時で異なる値とし、上記加速試験時の上記NMOSトランジスタの上記ソース電位を上記通常動作時より低くしたことを特徴とする半導体集積回路。
【請求項2】バイポーラトランジスタとCMOS回路からなり、上記CMOS回路の出力を上記バイポーラトランジスタのベースに接続し、上記バイポーラトランジスタのエミッタと第1のPMOSトランジスタのドレインを接続し、該第1のPMOSトランジスタのゲート電極と上記CMOS回路の入力端子を接続したゲート回路において、上記第1のPMOSトランジスタのソース電位を通常動作時と加速試験時で異なる値とし、上記加速試験時の上記第1のPMOSトランジスタの上記ソース電位を上記通常動作時より高くしたことを特徴とする半導体集積回路。
【請求項3】バイポーラトランジスタとCMOS回路からなり、上記CMOS回路の出力を上記バイポーラトランジスタのベースに接続し、上記バイポーラトランジスタのエミッタと第1のPMOSトランジスタのドレインを接続し、該第1のPMOSトランジスタのゲート電極とCMOS回路の入力端子を接続したゲート回路において、上記第1のPMOSトランジスタのソース電位を通常動作時と加速試験時で異なる値とし、上記加速試験時の上記第1のPMOSトランジスタのソース電位を上記CMOS回路の電源電圧より高くしたことを特徴とする半導体集積回路。
【請求項4】バイポーラトランジスタとCMOS回路からなり、上記CMOS回路の出力を上記バイポーラトランジスタのベースに接続したゲート回路において、加速試験時に上記CMOS回路のPMOSトランジスタのソース電位を上記バイポーラトランジスタのコレクタ電位より高くしたことを特徴とする半導体集積回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、特にBiCMOS回路のエージングに関するものである。
【0002】
【従来の技術】従来、BiCMOS LSIの基本ゲート回路として特開平2−260713号公報の回路が提案されていた。図1のインバータ回路605は、この公報に開示された従来回路とほぼ類似の回路を示している。図中の400、401はPチャネルMOS(以下PMOSと言う)トランジスタ、500、501はNチャネルMOS(以下NMOSと言う)トランジスタ、100はバイポーラトランジスタを示している。図1のインバータ回路605では、出力20に接続される負荷を充電するバイポーラトランジスタ100のベース電荷放電用のNMOSトランジスタ 500のソース電極3にGND電位2より0.5〜0.9V高い電圧を供給し、出力20の高レベルの電位(以下Hレベル)を与えるPMOS 401のソース電極4に正の電源1の電源電圧VCCより0.5〜0.9V低い電圧を供給することで、PMOS 400、401、NMOS 500、501のソース・ドレイン間に印加される電圧VDSを電源電圧VCCより0.5〜0.9V小さくなる。これによって、同一加工技術のCMOS回路より0.5〜0.9V高い電源電圧を印加することが可能となり、0.2μmまで加工技術を微細化してもCMOS回路より高速な動作を実現することができる。
【0003】
【発明が解決しようとする課題】図1の回路605では、負荷充電バイポーラトランジスタ100のベース電荷放電用NMOS500のソース3にGND2の電位より0.5〜0.9V高い電圧を供給し、出力Hレベルを与えるPMOS401のソース4にVCCより0.5〜0.9V低い電圧を供給することで、CMOS回路より通常よりも0.5〜0.9V高い電源電圧を印加し高速動作を実現していたが、半導体集積回路に通常の電圧より高いストレス電圧を印加して信頼度を評価すると言うエージング試験時の動作については触れられていない。このようにベース電荷放電用NMOS500のソース3にGND電位より0.5〜0.9V高い電圧を供給し、出力Hレベルを与えるPMOS401のソース4にVCCより0.5〜0.9V低い電圧を供給すると、MOSのソース・ドレイン間電圧VDSが電源電圧VCCより0.5〜0.9V小さくなるので、エージング時の電源電圧すなわちバイポーラトランジスタ100のコレクタ・エミッタ間に加わる電圧はMOSのエージングに必要な電圧より0.5〜0.9V高くしなければならない。従って必要なコレクタ・エミッタ間耐圧BVCEOもMOSのエージングに必要な電圧より0.5〜0.9V大きくなる。しかしながら、BiCMOS回路の性能を決定する重要な要素であるバイポーラトランジスタの遮断周波数fTとBVCEOはトレ−ドオフの関係にあり、BVCEOを大きくするとfTは小さくなり、BiCMOS回路の性能低下をまねく。
【0004】従って本発明の目的とするところは、エージング時に必要なBVCEOをMOSのエージングに必要な電圧程度とし、高fTバイポーラトランジスタを用いることを可能とするBiCMOS回路を提供することにある。
【0005】
【課題を解決するための手段】上記の目的を達成するために、エージング時にバイポーラトランジスタ(100)に印加される電圧をMOSのエージングに必要な電圧とするために、通常動作時とエージング時とで、負荷充電バイポーラトランジスタ(100)のベース電荷放電用NMOS(500)のソース(3)の電位と出力(20)のHレベルを与えるPMOS(401)のソース(4)の電位とを分ける。通常動作時はベース電荷放電NMOSトランジスタ(500)のソース(3)にGND(2)より0.5〜0.9V高い電圧を供給し、PMOS(401)のソース(4)に正の電源VCC(1)より0.5〜0.9V低い電圧を供給する。エージング時には、NMOSトランジスタ(500)のソース(3)にGND電位を供給し、PMOS(401)のソース(4)にVCCを供給する(図1、図2)。
【0006】
【作用】エージング時に、NMOS(500)のソース(3)にGND電位を供給し、PMOS(401)のソース(4)に電源VCCを供給することで(図1、図2)、出力(20)の信号振幅と電源電圧VCCとが等しくなる。出力信号(20)はすなわち他の回路の入力信号なので、エージング時には各MOSトランジスタ(400、401、500、501)に加わるゲート・ソース間電圧VGS、ドレイン・ソース間電圧VDSと電源電圧VCCとが等しくなる。これによりエージング時の電源電圧をMOSのエージングに必要な電圧とすることができ、バイポーラトランジスタに必要なコレクタ・エミッタ間耐圧BVCEOもMOSのエージング電圧と等しくなる。従って、BVCEOを低くおさえてバイポーラトランジスタの遮断周波数fTの向上を図ることができ、BiCMOS回路の高速化が達成できる。
【0007】
【実施例】図1は本発明のエージングを可能とするBiCMOS基本ゲート回路の実施例を示す回路図であり、図2は図1の回路の電圧3、4の電位と電源電圧の関係を示している。図1のBiCMOS回路605(400、401、500、501、100)は入力信号10に応答して出力20に入力10の信号と逆相の信号を出力するインバータ回路であり、また、回路600は605と同様の構成のチップ内の他のBiCMOS回路である。特に、エージング時には、BiCMOS回路のMOS 400、401、500、501に加わるVGS、VDSとVCCを等しくし、必要なBVCEOとMOSのエージング電圧を等しくするためにNMOS 500のソースの電位3、PMOS 401のソースの電位4に下記の工夫がなされている。すなわち、通常動作時はNMOS 500のソース3にGNDより0.5〜0.9V高い電圧を供給し、PMOS 401のソース4にVCCより0.5〜0.9V低い電圧を供給する。これにより、同一加工技術のCMOS回路より0.5〜0.9V高い電源電圧を印加することが可能となる。また、NMOS 500のソース電位はGNDより0.5〜0.9V高く、ゲート電位の低レベルの電位(以下Lレベル)はGND電位なので、NMOS 500は低VTH化することが望ましい。通常動作時より大きな電圧を印加するエージング時には、NMOS 500のソース3に略GND電位を供給することで(図2)、MOS 400、500のVDSとVCCを等しくできる。またPMOS 401のソース4に略電源VCCを供給することで(図2)、MOS 401、501のドレイン・ソース間電圧VDSとVCCを等しくでき、また出力20の信号振幅と電源電圧VCCが等しくできる。出力信号20はすなわち他の内部回路の入力信号なので、エージング時のMOS 400、401、500、501に加わるVGSと電源電圧VCCとが等しくできる。またこの制御を回路601、602で実現することで、エージング時の電源電圧をMOSのエージングに必要な電圧とでき、BVCEOもMOSのエージング電圧と等しくなる。従ってBVCEOを低くおさえてfTの向上を図ることができ、BiCMOS回路の高速化が達成できる。基準電圧回路601、602を外部で制御して通常動作時、エージング時の電圧を発生させても構わないが、電源電圧を検出してその信号により601、602を制御すれば、チップの信号端子数を増やさなくてすむ。
【0008】図3は、図1の本発明の電圧発生回路601の一例である。通常動作時には、PMOS 402を非導通とする。4の電位はバイポーラ101のベース・エミッタ間電圧VBEを抵抗200と201で分割した値分VCCより低い値となる。バイポーラ102は4の電位が下がった場合に4の電位をVCC−VBEの電圧にクランプするために設けた素子であり、容量300は4の電位変動を低減するために設けた素子である。エージング時にはPMOS 402を導通させることで、4の電位を略VCCとする。
【0009】図4は、本発明の電圧発生回路602の一例である。通常動作時には、NMOS502を非導通とする。3の電位は、バイポーラ103のVBEを抵抗204と205で分割した値分GND電位より高い値となる。バイポーラ104は3の電位が上昇した場合に3の電位を+VBEの電位にクランプするために設けた素子であり、容量301は3の電位変動を低減するために設けた素子である。エージング時にはNMOS502を導通させることで、3の電位を略GND電位とする。
【0010】図5は本発明の電源電圧を検出し図3の402、図4の502の導通、非導通を制御する回路の一例である。図5の回路では、40の電位VCC−3VBEと41の電位2VBEとを比較し、その結果を図3のPMOS 402のゲート30と、図4のNMOS502のゲート31とに出力する。尚、図5のPMOS 403、404、405、406、NMOS503、504、505は差動増幅器を構成し、端子5は403、404に電流を流すためのバイアス端子を示す。電源電圧VCCが5VBEより小さい場合、40の電位<41の電位となりNMOS 505のゲート電位はLレベルとなる。これにより31はLレベル、30はHレベルとなり、図3の402、図4の502は非導通となる。電源電圧VCCが5VBEより大きい場合、40の電位は41の電位よりハイレベルとなりNMOS 505のゲート電位はHレベルとなる。これにより31はHレベル、30はLレベルとなり、図3の402と図4の502とは導通する。
【0011】図6は本発明のBiCMOS基本ゲート回路のエージング方法の他の一例を示している。図2ではPMOS 401のソースの電位4をエージング時に略VCCとしたが、4の電位は図6に示すようにVCCより高い電位でも構わない。図6の方法ではPMOS 400のゲートには十分な加速電圧が印加できない可能性があるが、NMOSのゲート・ソース間、ドレイン・ソース間には十分電圧を印加できるので、例えば高抵抗負荷型メモリセルのメモリのようにチップの大部分がNMOSで構成されるLSIのエージングに有効である。4の電位は外部から印加して構わないが、チップ内部で発生させることが可能なのはいうまでもない。
【0012】図7は本発明のBiCMOS基本ゲート回路のエージング方法の他の一例を示している。図8は図7の回路の各部の電位と電源電圧の関係を示している。図6ではPMOS 401のソースの電位4だけをエージング時にVCCより高い電位としたので、PMOS 400のゲートには十分な加速電圧が印加できない可能性があった。図7の回路では、PMOS 400のソースの電位6もエージング時にVCCより高い電位とすることで、PMOS 400にも十分電圧が印加されるように工夫されている。図7の回路ではバイポーラ100のコレクタ、ベースが順バイアスされるが0.5V程度の順バイアスであれば、流れる順方向電流も小さく、飽和の程度も軽いのでエージングの問題にはならないので、エージング時の6の電位はVCCより約0.5V高い電位とする。6の電位を外部から印加しても、内部で発生させても構わないことはいうまでもない。
【0013】
【発明の効果】以上説明したように本発明によれば、従来BiCMOS回路の通常動作時に同一加工技術のCMOS回路より0.5〜0.9V高い電源電圧を印加できる特性を損なうことなく、エージング時に必要なBVCEOを低くおさえてfT向上を図ることができ、BiCMOS回路の高速化が達成できる。




 

 


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