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発明の名称 発振器
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−85625
公開日 平成6年(1994)3月25日
出願番号 特願平4−236164
出願日 平成4年(1992)9月3日
代理人 【弁理士】
【氏名又は名称】富田 和子
発明者 堀田 龍太郎 / 宮沢 章一 / 長谷 健一 / 平野 章彦 / 木村 博 / 浦上 憲
要約 目的
電源電圧、温度、及び製造バラツキに依存せず、安定な発振周波数を出力することのできる電圧制御発振器を提供することを目的とする。

構成
コンデンサC1の電圧が、電圧検出手段42,43により決定される上限と下限との間に保たれるように、電源電流手段Ic,Idにより充放電を繰り返して、所定周波数の信号を出力する。この場合、電圧検出手段42,43と同様の特性を有する別の電圧検出手段62,63を設け、電源電流手段Ic,Idの電流値を、電圧検出手段62,63のバラツキ等に対応して修正する。
特許請求の範囲
【請求項1】電流を積分する容量と、第1の基準電圧(VH)と、該第1の基準電圧よりも低い第2の基準電圧(VL)とを有する基準電圧手段と、前記容量の積分出力電圧(V)と、これら第1および第2の基準電圧との大小関係を比較する比較器と、上記比較器による比較の結果に基づいて、その大小関係が、V<VHの状態から、V≧VHの状態に変化したことを検知すると上記容量を所定値の電流で放電させ、また、VL<V の状態から、VL≧Vの状態に変化したことを検知すると上記容量を所定値の電流で充電する電流電源手段と、を含んで構成される発振器において、上記電流電源手段は、その電流値を調節可能なものであり、上記第1の基準電圧と上記第2の基準電圧との差電圧に応じて、上記電流電源手段による上記充電の電流値および放電の電流値を変更する修正手段を有すること、を特徴とする発振器。
【請求項2】上記修正手段は、上記差電圧を発生する差電圧発生手段と、上記差電圧発生手段の発生する差電圧に応じて上記電流電源手段の上記電流値を変更する制御手段と、を含んで構成されることを特徴とする請求項1記載の発振器。
【請求項3】上記修正手段は、上記基準電圧発生手段と同じ基準電圧を有する第2の基準電圧発生手段を含み、上記差電圧発生手段は、該第2の基準電圧発生手段の有する第1の基準電圧と第2の基準電圧との差を上記差電圧として出力するものであること、を特徴とする請求項2記載の発振器。
【請求項4】上記基準電圧発生手段と、上記第2の基準電圧発生手段とは、その内部においては同一の回路構成を有することを特徴とする請求項3記載の発振器。
【請求項5】上記基準電圧発生手段と、上記第2の基準電圧発生手段とは、同一の基板上に形成されていることを特徴とする請求項4記載の発振器。
【請求項6】上記第2の基準電圧発生手段は、CMOSインバ−タ回路を含んで構成されていることを特徴とする請求項3記載の発振器。
【請求項7】上記第2の基準電圧発生手段は、上記CMOSインバ−タ回路を各基準電圧毎に有しており、各々のCMOSインバ−タ回路はその出力端子と入力端子とが短絡されていること、を特徴とする請求項6記載の発振器。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は発振器に係わり、特に、電源電圧変動、温度変動、製造バラツキに対して安定した発振周波数が得られることを特徴とする発振器に関する。
【0002】
【従来の技術】コンデンサに対する充電および放電電流量を入力電圧で制御し、コンデンサの出力電圧をコンパレータで検出した結果に従って充電か放電かを決定し三角波を出力する電圧制御発振器は、従来、図11に示すような構成により実現されていた。
【0003】図11を用いてその基本構成を説明する。
【0004】充電用電流源I71及び放電用電流源I72はその電流値が入力電圧Vcによって制御される。コンデンサC71は充電及び放電電流を積分して出力電圧71を生成する。
【0005】V71、V72、及びV73はインバータゲートである。インバータゲートV72のスレショルド電圧は高く、インバータゲートV71のスレショルド電圧は低くなっている。
【0006】ナンドゲートN71及びナンドゲートN72は、S−Rラッチを構成している。そしてスイッチS71およびスイッチS72は、ナンドゲートN71の出力信号74に応じて、ON−OFFする構成となっている。
【0007】次に、図12を用いて動作を説明する。
【0008】今、ナンドゲートN71の出力信号74がハイレベルでスイッチS71がON、スイッチS72がOFFの状態だとする。
【0009】この状態では、コンデンサC71は、充電用電流源I71の出力電流により充電され、その出力電圧71は上昇する。出力電圧71がインバータゲートV72のスレショルド電圧に到達すると、インバータゲートV72の出力信号72はローレベルになる。すると、ナンドゲートN72の出力はハイレベルに、ナンドゲートN71の出力信号74はローレベルになる。その結果、スイッチS71はOFFに、また、スイッチS72はONに切り替わる。すると、今度は、逆に、コンデンサC71に蓄えられた電荷が放電電流源I72を通じて放電され、その出力電圧71は低下しはじめる。
【0010】出力電圧71が、インバータゲートV71のスレショルド電圧にまで低下すると、インバータゲートV73の出力信号73はローレベルになる。すると、ナンドゲートN71の出力信号74はハイレベルになり、ナンドゲートN72の出力はローレベルになる。その結果、再び、スイッチS71はONに、また、スイッチS72はOFFになる。すると、再び、コンデンサC71は充電用電流源I71により充電され、出力電圧71は上昇する。
【0011】以上のような動作を繰り返すことにより、コンデンサC71の出力電圧71は、インバ−タゲ−トV72のスレショルド電圧と、インバ−タゲ−トのV71スレショルド電圧と、の間を変化する。すなわち、回路は発振動作を行い、コンデンサC71の出力電圧波形は三角波となる。
【0012】なお、この三角波はインバータ等のコンパレータを通すことにより矩形波にもなる。この方式の電圧制御発振器では、出力信号周波数foは次のように表される。
【0013】
【数1】

【0014】なお、該数1中において、Icは電流源I71及びI72の電流値、△VはインバータゲートV71及びインバータゲートV72のスレショルド電圧差である。
【0015】
【発明が解決しようとする課題】上記従来技術では、インバータゲートV71及びV72のスレショルド電圧差△Vと、コンデンサC71への充・放電電流値Icとの相関に考慮がなされていなかった。そのため、製造バラツキ、電源電圧変動、温度変動により、スレショルド電圧差△V、充・放電電流値Icが変動した場合、安定した出力信号周波数foが得られないという問題があった。
【0016】本発明の目的は、上記従来技術の問題点を克服し、半導体の製造バラツキ、電源電圧変動、温度変動、等に依存せず、安定した出力周波数が得られる電圧制御発振器を提供することにある。
【0017】
【課題を解決するための手段】本発明は上記目的を達成するためになされたもので、その一態様としては、電流を積分する容量と、第1の基準電圧(VH)と、該第1の基準電圧よりも低い第2の基準電圧(VL)とを有する基準電圧手段と、前記容量の積分出力電圧(V)と、これら第1および第2の基準電圧との大小関係を比較する比較器と、上記比較器による比較の結果に基づいて、その大小関係が、 V<VH の状態から、 V≧VH の状態に変化したことを検知すると上記容量を所定値の電流で放電させ、また、 VL<V の状態から、 VL≧V の状態に変化したことを検知すると上記容量を所定値の電流で充電する電流電源手段と、を含んで構成される発振器において、上記電流電源手段は、その電流値を調節可能なものであり、上記第1の基準電圧と上記第2の基準電圧との差電圧に応じて、上記電流電源手段による上記充電の電流値および放電の電流値を変更する修正手段を有すること、を特徴とする発振器が提供される。
【0018】上記修正手段は、上記差電圧を発生する差電圧発生手段と、上記差電圧発生手段の発生する差電圧に応じて上記電流電源手段の上記電流値を変更する制御手段と、を含んで構成されてもよい。
【0019】上記修正手段は、上記基準電圧発生手段と同じ基準電圧を有する第2の基準電圧発生手段を含み、上記差電圧発生手段は、該第2の基準電圧発生手段の有する第1の基準電圧と第2の基準電圧との差を上記差電圧として出力するものであってもよい。
【0020】この場合、上記基準電圧発生手段と、上記第2の基準電圧発生手段とは、その内部においては同一の回路構成を有することが好ましい。さらには、上記基準電圧発生手段と、上記第2の基準電圧発生手段とは、同一の基板上に形成されていることが好ましい。
【0021】また、上記第2の基準電圧発生手段は、CMOSインバ−タ回路を含んで構成されていることが好ましい。この場合、上記第2の基準電圧発生手段は、上記CMOSインバ−タ回路を各基準電圧毎に有しており、各々のCMOSインバ−タ回路はその出力端子と入力端子とが短絡されていることが好ましい。
【0022】
【作用】比較器は、容量の積分出力電圧(V)と、これら第1および第2の基準電圧との大小関係を比較する。電流電源手段は、その結果に基づいて、以下のような充放電動作を動作を行なう。
【0023】V<VH の状態から、 V≧VH の状態に変化した時には、所定値の電流で上記容量の放電を開始する。
【0024】VL<V の状態から、 VL≧V の状態に変化した時には、所定値の電流で上記容量を充電する。
【0025】これにより、容量の積分電圧は、上記第1の基準電圧と第2の基準電圧との間で周期性をもって変化する。すなわち、所定の周波数の信号を発振する。
【0026】このような発振動作が行なわれている状態において、以下のような修正制御をこれと並行して行なう。
【0027】この場合、第2の基準電圧発生手段は、第1の基準電圧発生手段と同一基板上において一括して作成されたものであるため、これら第1および第2の基準電圧は、第1の基準電圧発生手段が発生しているものとほぼ一致している。また、CMOSインバ−タ回路を含んで構成されているため、入出力端子を短絡させることにより、基準電圧を正確に発生させることができる。
【0028】差電圧発生手段は、該第2の基準電圧発生手段の有する第1の基準電圧と第2の基準電圧との差を上記差電圧として出力する。すると、制御手段は該差電圧に従って電流電源手段の制御値を変更する。これにより、発振器の発振動作中であっても、その発振動作を妨げることなく、温度変動、製造のバラツキ、電源電圧の変動に対応した、修正制御を行なうことができる。
【0029】
【実施例】本発明の一実施例を図面を用いて説明する。
【0030】本実施例の電圧制御発振器は、図1に示すとおり、電圧電流変換回路8、電流源Ic及びId、電流スイッチS1、コンデンサC1、コンパレータ2、VH検出回路42,62、VL検出回路43,63、S−Rラッチ4、差電圧生成回路6、で構成される。
【0031】コンデンサC1は電流源Ic及びIdの出力電流を積分して積分電圧11を生成するものである。
【0032】VH検出回路42は、コンデンサC1の積分電圧11がハイレベルスレショルド電圧VHを超えたかどうかを検出する。越えた場合には、ハイレベル検出信号13を出力する。一方、VL検出回路43は、積分電圧11がローレベルスレショルド電圧VLを超えたかどうかを検出し、越えている場合には、ローレベル検出信号14を出力するものである。
【0033】コンパレータ2も、積分電圧11がコンパレータ2自身がもつ基準電圧VTを超えたかどうかを検出し、その検出結果を矩形波で出力するものである。なお、特許請求の範囲においていう”比較器”は、該コンパレ−タ2ではなく、VH検出回路42、VL検出回路43の内部において実現されるものである。
【0034】S−Rラッチ4は、VH検出回路42の出力するハイレベル検出信号13と、VL検出回路43の出力するローレベル検出信号14とに従って、スイッチS1のオンオフを行う。なお、特許請求の範囲においていう”電流電源手段”とは、電流源Ic,Idのみならず、これらS−Rラッチ4、スイッチS1をも含めた概念である。
【0035】本実施例の発振器は、VH検出回路42およびVL検出回路43のスレショルド電圧(注:後述するとおり、実際にはこれらに相当するVH検出回路62およびVL検出回路63のスレショルド電圧)に応じて、電流源Icおよび電流源Idを制御する出力制御電流Ioの修正を行なっている点に特徴を有するものである。これ以降においては、この点についての構成を説明する。
【0036】VH検出回路62およびVL検出回路63は、VH検出回路42のスレショルド電圧VHと、VL検出回路43のスレショルド電圧VLとに対応するスレショルド電圧を発生させるためのものである。原理的には、VH検出回路42およびVL検出回路43から直接該スレショルド電圧を取りだすことが好ましい。しかし、該発振器の動作中にスレショルド電圧を取り出すのは困難であるため、本実施例においては、これらと同一の構成を有するVH検出回路62およびVL検出回路63を設け、そのスレショルド電圧をもって両者の代わりとしている。
【0037】本実施例においては、VH検出回路62の入出力を短絡することにより、該スレショルド電圧を正確に生成している。VH検出回路62とVH検出回路42とは、別々に構成された回路であるため、両者のスレショルド電圧は、完全に一致するものではない。しかし、本実施例においては、VH検出回路62とVH検出回路42とを、同一の基板上において一括して形成することにより、両者のスレショルド電圧をほぼ一致させている。すなわち、VH検出回路62とVH検出回路42とは、同時に形成されるため、製造条件のずれ等は、両者にほぼ同様に作用する。従って、少なくとも、同一の発振器に含まれているVH検出回路62とVH検出回路42との間では、スレショルド電圧はほぼ一致したものとすることができる。VL検出回路43とVL検出回路63とについても、同様にして、そのスレショルト電圧を一致させている。なお、VH検出回路62およびVL検出回路63の具体的な回路構成は、後ほど図2を用いて説明する。
【0038】差電圧生成回路6は、VH検出回路62の生成したハイレベルスレショルド電圧VHと、VL検出回路63の生成したローレベルスレショルド電圧VLの差電圧VDを検出し、その比例倍の電圧VDG(以下、”比例倍電圧VDG”という)を生成出力する機能を有する。なお、該差電圧生成回路6の具体的な回路構成は、後ほど図6、図7を用いて説明する。
【0039】電圧電流変換回路8は、特許請求の範囲において言う”制御手段”である。該電圧電流変換回路8は、この比例倍電圧VDGを基準にして、入力制御電圧VINを出力制御電流Ioに変換し、電流源Ic及びIdに出力する。なお、入力制御電圧VINは、この図には示していない回路により入力されるものであり、該発振器に出力させたい信号の周波数に対応したものである。なお、この実施例においては、電圧、すなわち、入力制御電圧に応じて発振周波数を変更するものであるが、電圧電流変換回路8に代わって、電流電流変換回路を採用すれば、入力制御電流に応じて発振周波数を変更することも当然可能である。該電圧電流変換回路8の具体的な回路構成については、後ほど図8、図9を用いて説明する。
【0040】電流源Ic及びIdは、出力制御電流Ioに従ってその電流値を変化させるものである。本実施例においては電流値IcとIdの比が1対2の場合について説明するが、もちろん他の比率でもよい。
【0041】VH検出回路42,62、VL検出回路43,63、コンパレータ2の内部構成を図2を用いて説明する。
【0042】図2(a)はVL検出回路43,63の回路構成を示すものである。本実施例のVL検出回路43,63は、CMOSインバ−タを2段接続して構成されている。一つは、PMOSトランジスタM1、NMOSトランジスタM5、M9構成されるCMOSインバ−タである。他は、PMOSトランジスタM2とNMOSトランジスタM6で構成されるCMOSインバ−タである。このように本実施例では、CMOSインバ−タを採用した構成としたことにより、その入出力を短絡しても、素子が破壊されるおそれはない。
【0043】図2(b)はコンパレータ2の回路構成を示すものである。コンパレータ2は、PMOSトランジスタM3とNMOSトランジスタM7で構成されるCMOSインバ−タで構成される。
【0044】図2(c)はVH検出回路42,62の回路構成を示したものである。VL検出回路42,62は、PMOSトランジスタM4及びM10とNMOSトランジスタM8で構成されるCMOSインバ−タで構成される。このように本実施例では、CMOSインバ−タを採用した構成としたことにより、その入出力を短絡しても、素子が破壊されるおそれはない。
【0045】ここでは、トランジスタM1とM5のサイズ比と、トランジスタM3とM7のサイズ比と、トランジスタM4とM8のサイズ比と、を等しくしている。さらに、トランジスタM9とトランジスタM10とを設けて、VL検出回路43,63と、コンパレータ回路2と、VH検出回路42,62との、それぞれのスレショルド電圧VL、VT、VHの大小関係を、VL<VT<VHとしている(図3参照)。なお、図3はVL検出回路43,63、コンパレータ回路2、VH検出回路42,62の入出力特性を示すグラフである。横軸は入力電圧である積分電圧11、縦軸はそれぞれの出力電圧である。
【0046】次に、S−Rラッチ4の内部構成を図4を用いて説明する。該S−Rラッチ4は、NANDゲ−ト2つで構成される公知のものである。入力はハイレベル検出信号13及びローレベル検出信号14であり、出力はスイッチ制御信号15である。
【0047】次に、本実施例の発振器の発振動作を、図5を用いて説明する。ただし、ここでは、本実施例の特徴である、差電圧生成回路6、電圧電流変換回路8等による修正制御は考えず、出力制御電流Ioは一定であるとする。なお、出力制御電流Ioの修正制御は、後ほど改めて詳細に説明する。
【0048】今スイッチS1が開いているとするとコンデンサC1へは電流源Icから電流Icが流れ込み、コンデンサ積分電圧11は増加する。そしてハイレベルスレショルド電圧VHに達するとVH検出の出力信号であるハイレベル検出信号13は”L”になり、S−Rラッチ4の出力であるスイッチ制御信号15は”H”となる。これによりスイッチS1が閉じられ、コンデンサC1から電流源IdとIcの差分電流(Id−Ic)が引き出される。ここで電流源Idの電流値を電流源Icの電流値の2倍に設定しておけば、電流値Icの電流がコンデンサC1から引き出される。
【0049】コンデンサC1の積分電圧11が減少し、ローレベルスレショルド電圧VLに達するとVL検出の出力信号であるローレベル検出信号14が”L”になり、スイッチ制御信号15は”L”になる。これにより、スイッチS1が開き、コンデンサC1へ再び電流源Icから電流Icが流れ込む。
【0050】以上の動作を繰り返すことにより、発振動作を行う。なお、積分電圧11の波形は三角波であるが、コンパレータ2を使用することにより、矩形波の発振出力信号12を得ることもできる。この時の発振周波数foは次式で表される。
【0051】
【数2】

【0052】ここで、電圧VDはハイレベルスレショルド電圧VHとローレベルスレショルド電圧VLとの差電圧である。
【0053】続いて、本実施例の特徴である、出力制御電流Ioの修正制御動作について説明する。
【0054】VH検出回路62は、入出力を短絡されているためハイレベルスレショルド電圧VHを生成する。VL検出回路63も、同様にして、ローレベルスレショルド電圧VLを発生している。そして、この2つの電圧は差電圧生成回路6へ入力される。
【0055】すると、差電圧生成回路6は、両電圧の差(差電圧VD)に応じた比例倍電圧VDGを生成し電圧電流変換回路8に出力する。電圧電流変換回路8は該比例倍電圧VDGに応じて出力制御電流Ioを修正した上で、電流源Ic及びIdに出力しこれらを制御する。例えば、温度の変動あるいは製造のバラツキにより差電圧VDが大きくなっている場合には、コンデンサC1への充電/放電電流を大きくするように修正する。これにより、差電圧の変動分を打消して一定の周波数を保つことができる。また、電源電圧VCCの変動により差電圧が変化した場合も同様に出力制御電流Ioが変化し、発振周波数は一定に保たれる。
【0056】最後に各部の詳細な回路構成を説明する。
【0057】差電圧生成回路6の一例を図6に示す。差電圧生成回路6はPNPトランジスタQ13及びQ14、NPNトランジスタQ11及びQ12、抵抗R11及びR12、電流源I11及びI12、で構成される。抵抗R11にながれる電流は(VH−VL)/R11であるため、電流源I11及びI12の電流値を等しくしておくと抵抗R12に流れる電流は2(VH−VL)/R11となる。よって出力電圧VDGは2(VH−VL)R12/R11となり、差電圧(VH−VL)に比例する。
【0058】差電圧生成回路6の別の例を図7に示す。この例はPNPトランジスタQ23及びQ24、NPNトランジスタQ21及びQ22、オペアンプOP21及びOP22、抵抗R21、R22、R23、で構成される。ハイレベルスレショルド電圧VHはオペアンプOP21へ入力され、抵抗R21に印加される。ローレベルスレショルド電圧VLはオペアンプOP22へ入力され、抵抗R22に印加される。ここで抵抗R21とR22の値を等しくしておけば、抵抗R23に流れる電流は(VH−VL)/R21、出力電圧VDGは(VH−VL)R23/R21となり、差電圧(VH−VL)に比例する。よって図6及び図7いずれの場合も出力電圧VDGは比例定数k1を用いて数3のように表される。
【0059】
【数3】

【0060】次に電圧電流変換回路8の一例を図8を用いて説明する。PNPトランジスタQ32、Q33、Q40、Q41、NPNトランジスタQ31、Q34、Q35、Q36、Q37、Q38、Q39、オペアンプOP31、抵抗R31、R32、R33、R34、R35、R36、バイアス電圧VB、で構成される。差電圧生成回路6から入力される差電圧VDGがオペアンプOP31に入力され、抵抗R31に印加される。ここで生成された電流はPNPトランジスタQ32、Q33で構成されるカレントミラー回路で折り返され、NPNトランジスタQ34、Q35、Q36、Q37、で構成されるカレントミラー回路で再び折り返される。いま簡単のため、PNPトランジスタQ32、Q33が同一サイズ、NPNトランジスタQ34、Q35、Q36、Q37、が同一サイズ、抵抗R32、R33、R34、R35、が同一の抵抗値、とするとトランジスタQ35、Q36、Q37、に流れるコレクタ電流はVDG/R31で表される。そして差動増幅器を構成するQ38、Q39、R36に入力制御電圧VIN及びバイアス電圧VBを入力する。抵抗R36に流れる電流は(VIN−VB)/R36で表され、出力制御電流IoはIo=VDG/R31+2(VIN−VB)/R36で表される。電流源Icの電流値Icを出力制御電流Ioのk2倍に設定すればIc=k2×Ioとなる。センタ周波数はVIN=VBの時であり、この時Ic=k2×VDG/R31となる。よってセンタ周波数focは次式で表される。
【0061】
【数4】

【0062】該数4からわかるように、センタ周波数focは、ハイレベルスレショルド電圧VH及びローレベルスレショルド電圧VLに依存しない。
【0063】図9に電圧電流変換回路8の別の例を示す。この例では電圧電流変換回路8は、PNPトランジスタQ52、Q53、Q59、Q60、NPNトランジスタQ51、Q54、Q55、Q56、Q57、Q58、オペアンプOP51、抵抗R51、R52、R53、R54、バイアス電圧VB、で構成される。図8と同様に差電圧生成回路6から入力される電圧VDGがオペアンプOP51に入力され、抵抗R51に印加される。ここで生成された電流はPNPトランジスタQ52、Q53で構成されるカレントミラー回路で折り返され、NPNトランジスタQ54、Q55、Q56、で構成されるカレントミラー回路で再び折り返される。いま簡単のため、PNPトランジスタQ52、Q53が同一サイズ、NPNトランジスタQ54、Q55、Q56、が同一サイズ、抵抗R52、R53、R54、が同一の抵抗値、とするとトランジスタQ55、Q56、に流れるコレクタ電流はVDG/R51で表される。そして差動増幅器を構成するQ57、Q58、に入力制御電圧VIN及びバイアス電圧VBを入力する。このとき出力制御電流IoはIo=VDG/R51(1+q(VIN−VB)/k×T)で表される。ここで、qは電子の電荷量、kはボルツマン定数、Tは絶対温度、である。電流源Icの電流値Icを出力制御電流Ioのk2倍に設定すればIc=k2×Ioとなる。よって電圧制御発振器の出力発振周波数foは次式で表され、【0064】
【数5】

【0065】該数5からわかるように発振周波数foは、ハイレベルスレショルド電圧VH及びローレベルスレショルド電圧VLに依存せず、図10に示す特性を持つ。そして、入力差電圧VIN−VBがゼロの時のセンタ周波数は,k1×k2/(2×R31×C1)、もしくは、k1×k2/(2×R51×C1)となる。
【0066】以上説明してきたとおり、VH検出回路42およびVL検出回路43の製造上のバラツキに起因する、発振周波数の誤差を小さくすることができる。また、温度の変動、電源電圧の変動に伴ってハイレベルスレショルド電圧、ロ−レベルスレショルド電圧が変動しても、発振周波数は変動することがない。
【0067】なお、上記実施例の説明において上げた各部の構成は、本発明の単なる一例であり、同様の制御を行なうことができれば他の回路構成をとってもよい。
【0068】
【発明の効果】本発明によれば、半導体の製造バラツキ、電源電圧変動、温度変動により、ハイレベルシュレショルド電圧及びローレベルスレショルド電圧が変動しても、電圧制御発振器の発振周波数は変動すること無く、安定した周波数が得られる。




 

 


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