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発明の名称 集積回路用抵抗素子とその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−85336
公開日 平成6年(1994)3月25日
出願番号 特願平4−230924
出願日 平成4年(1992)8月31日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 宮本 信雄 / 三田 玲英子 / 小南 信也 / 山田 宏治
要約 目的
精度良く高集積化可能な超電導回路用抵抗素子とその製造方法を提供する。

構成
基板1上に形成された薄膜抵抗体とこれに接続する超電導配線10からなる超電導集積回路用抵抗素子において、抵抗体は抵抗薄膜3,中間薄膜層4,抵抗薄膜5の順に構成される多層膜であり、中間薄膜層4は抵抗体であると同時に上層抵抗薄膜のエッチング加工時にエッチング阻止層となることを特徴とする超電導集積回路用抵抗素子。
特許請求の範囲
【請求項1】基板上に形成された薄膜抵抗体と、これに接続する薄膜電気配線とからなる集積回路用抵抗素子において、前記薄膜抵抗体は抵抗薄膜,中間薄膜層,抵抗薄膜の順に構成される多層膜であり、前記中間薄膜層は抵抗体であると同時に上層抵抗薄膜のエッチング加工時にエッチング阻止層となることを特徴とする集積回路用抵抗素子。
【請求項2】基板上に下層抵抗薄膜,中間薄膜層,上層抵抗薄膜を連続して形成し抵抗多層膜とする工程、前記抵抗多層膜上に所定の抵抗パターンをレジスト膜で形成し、前記レジスト膜をマスクにして前記抵抗多層膜をエッチング加工し、前記レジスト膜を除去する工程、低抵抗素子として使用する前記抵抗多層膜を前記レジスト膜で覆い、高抵抗素子として使用する前記抵抗多層膜のみ前記上層抵抗薄膜をエッチング除去する工程、前記レジスト膜を除去した後、抵抗膜上に絶縁膜を形成する工程、前記抵抗膜に薄膜電気配線を接続形成する工程を備えることを特徴とする集積回路用抵抗素子の製造方法。
【請求項3】請求項1において、前記抵抗薄膜がMo,MoN,Ti,Ta,W,WN、前記中間薄膜層がAlもしくはSiを組み合わせて構成されている集積回路用抵抗素子。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は集積回路、特に、超電導集積回路に用いられる抵抗素子に係り、特に、精度良く高集積化が可能な抵抗素子とその製造方法に関する。
【0002】
【従来の技術】超電導集積回路では、負荷用,ダンピング用あるいは分圧用抵抗として、多数の抵抗が使われている。そしてこれらの抵抗値は0.5Ω 前後から100Ω程度と広範囲にわたっている。ここで従来の抵抗素子は、特願昭60−10828 号明細書に記載され、図2に示すように、絶縁膜12を設けた基板11上にMoあるいはTa等の単一層膜からなる抵抗薄膜13を所定の膜厚に形成した後、抵抗素子パターンにエッチング加工し、さらにSiO等の絶縁膜19,Nb等の超電導配線20を形成した構造のものであった。そして抵抗値はパターン寸法、即ち、抵抗の幅と長さを変えることにより所望の値としていた。
【0003】
【発明が解決しようとする課題】上記の従来構造の抵抗素子には単一層の抵抗膜を用いている。このような従来素子で0.5Ω から100Ωの抵抗を超電導集積回路中に形成しようとしたとき、シート抵抗1ΩのMo抵抗膜を用い抵抗幅の最小値を3μmとした場合、100Ωの抵抗では長さが300μmとなる。そこでシート抵抗を2ΩのMoN抵抗膜にすると、100Ωの抵抗長は150μmとなり抵抗素子の小型化が可能となる。しかし、0.5Ωの抵抗長は0.75μmと1μm以下の寸法になり、従来から超電導集積回路のパターン形成に用いられている光露光法では素子パターンを精度よく形成することが困難となる。そこで、従来素子では抵抗の幅と長さを大きくして所定の抵抗値になるようにしていた。ちなみに寸法を精度良く形成できる抵抗長の寸法最小値を3μmとして0.5Ω の抵抗を作製しようとすると、シート抵抗が1ΩのMo抵抗膜の場合、抵抗幅は6μmでよいが、シート抵抗が2ΩのMoN抵抗膜では、抵抗幅が12μmとなり、占有面積が2倍になってしまう。
【0004】このように従来は単一層の抵抗膜を用いていたため、シート抵抗の低い抵抗膜を用いた場合、超電導回路中の高抵抗素子は占有面積が大きくなり、回路高集積化の阻害要因となっていた。そこでシート抵抗の高い抵抗素子にすると高抵抗素子の占有面積を小さくできるものの、低抵抗素子は寸法を微細化しなければならないため、寸法精度のよい抵抗素子を作成することが困難になり、抵抗幅を大きく、即ち、抵抗素子の占有面積を大きくせざるを得ないという問題があった。
【0005】この対策として、高抵抗素子用と低抵抗素子用にそれぞれ抵抗膜厚を変えてシート抵抗値を変えた抵抗薄膜を、あるいはそれぞれ抵抗率の異なる材料の抵抗薄膜を用いて抵抗素子を作製する方法があるが、従来の単一層抵抗膜からなる抵抗素子では、各々別々に素子を作製しなければならないため、作製工程が多くなるという問題があった。
【0006】本発明の目的は、精度良く高集積化可能な超電導回路用抵抗素子とその製造方法を提供することにある。
【0007】
【課題を解決するための手段】上記目的を達成するため、本発明では抵抗薄膜を従来の単一層膜から、下層抵抗薄膜,中間薄膜層,上層抵抗薄膜の順に構成した多層膜にし、かつ、この中間薄膜層は抵抗体であると同時に上層抵抗膜のエッチング加工時にエッチング阻止層となる材料にする。そして、低抵抗素子は多層抵抗膜をそのまま用い、高抵抗素子は多層抵抗膜のうち上層抵抗膜をエッチング除去して高抵抗化した抵抗薄膜を用いる。
【0008】
【作用】上記のように本発明によれば、超電導集積回路中で占有面積の大きくなる高抵抗素子には、上層膜をエッチング除去して高抵抗化した抵抗薄膜を用いて占有面積を小さくし、また寸法が微細化して精度良く作製できない低抵抗素子には、低抵抗の多層抵抗膜を用いることで精度を低下することなく、かつ、占有面積を小さくできる。また中間薄膜層を設けて上層膜エッチング時に下層の抵抗薄膜がエッチングされることを防止したため、抵抗の精度になんら影響を及ぼすことなく抵抗薄膜の高抵抗化ができる。従って、本発明の抵抗素子を用いることにより、超電導集積回路をより精度良く高集積化できる。
【0009】
【実施例】以下、本発明の一実施例を図1により説明する。Si基板1上にSiO2 絶縁膜2を形成したのち、下層抵抗薄膜3として厚さ約95nmのMoN膜を、中間薄膜層4として厚さ約5nmのAl膜を、そして上層抵抗薄膜5として厚さ約100nmMo膜を同一真空槽内で直流マグネトロンスパッタ法により連続成膜して抵抗体多層膜を形成した(図1(a))。ここで下層抵抗薄膜3はスパッタ中のガス雰囲気としてArとN2 の混合ガスを用い、N2 ガスの混合量を調整することにより、シート抵抗が2Ωになるようにした。また上層抵抗薄膜5は、シート抵抗が0.8Ω になるように膜厚を設定した。
【0010】次いで上層抵抗薄膜5上に所定の抵抗パターンをレジスト膜6で形成し、このレジスト膜6をマスクとして用い、Arガスを用いたイオンミリング法によりMo上層抵抗薄膜5,Al中間薄膜層4,MoN下層抵抗薄膜3をエッチングした(図1(b))。
【0011】次いでレジスト膜6をアセトンで溶解除去した後、低抵抗素子として使用する抵抗体積層膜を除いた部分をレジスト膜7で覆い、エッチング時の保護膜とした。そしてCF4 ガスとO2 ガスの混合ガス(混合比10:1)を反応ガスとしたリアクティブイオンエッチング法を用いて、高抵抗素子として使用する部分の抵抗体多層膜のうちMo上層抵抗薄膜5をエッチング除去した(図1(c))。ここで反応ガスを用いたリアクティブイオンエッチング法では、中間薄膜層4のAlがほとんどエッチングされないため、下層抵抗薄膜はそのまま残る。またこの時Al中間薄膜層4は酸化されて絶縁体となり、抵抗値はMoN下層抵抗薄膜3のみによって決定する。一方、低抵抗素子はMoN下層抵抗薄膜3,Al中間薄膜層4,Mo上層抵抗薄膜5の三層膜で構成し、その抵抗値は各薄膜の抵抗値を並列接続した値となる。
【0012】次にレジスト膜7を除去した後、抵抗体薄膜を絶縁する部分に開口部を設けたレジスト膜8を形成し、この上に厚さ約250nmのSiOを真空蒸着したのちアセトンによりレジスト膜を溶解してレジスト膜上の不要なSiOを除去し、抵抗体薄膜上にのみSiO絶縁膜9を形成した(図1(d))。
【0013】次に圧力1.3Pa のArガス雰囲気中で100Wの高周波電力を印加するスパッタエッチング法により、SiO絶縁膜9が形成されていない抵抗体薄膜表面をエッチングした。これは低抵抗素子ではMo上層抵抗薄膜の表面に形成されている酸化膜等を除去して純粋なMo抵抗膜表面にし、また高抵抗素子でAl中間薄膜層4を除去して純粋なMoN抵抗膜表面にし、抵抗と超電導配線の接触抵抗を低減するための処理である。この処理に引き続いて同一真空槽内で厚さ約300nmの超電導配線10用のNb膜をマグネトロンスパッタ法により形成した。そして、レジスト膜で所定の超電導配線パターンを形成し、これをマスクとして圧力26.6Pa のCF4 ガス雰囲気中で100Wの高周波電力を印加するリアクティブイオンエッチング法により超電導配線10用のNb膜をエッチングしたのち、マスク材として用いたレジスト膜をアセトンで溶解除去し、抵抗素子を完成した(図1(e))。
【0014】以上、本実施例に示したように、作製工程を多くすることなく1基板上に2種類、即ち、精度良く占有面積を小さくできる高抵抗用素子と低抵抗用素子を作製することができた。
【0015】本実施例では2種類の抵抗素子を作製する例について説明したが、前記実施例と同様の方法により抵抗薄膜の積層数を多くすれば、数種類の抵抗素子作製することができ、さらに本発明の効果を高められる。
【0016】また、本実施例ではMoN抵抗薄膜,Al中間薄膜層,Mo抵抗薄膜の組合せによる抵抗多層膜を例に説明したが、この他に抵抗薄膜としてMo,MoN,Ti,Ta,W,WN、中間薄膜層としてAlもしくはSiを組み合わせて素子を構成することもできる。
【0017】
【発明の効果】本発明によれば、集積回路中で占有面積の大きくなる高抵抗素子には、上層膜をエッチング除去して高抵抗化した抵抗薄膜を用いて占有面積を小さくし、また寸法が微細化して精度良く作製できない低抵抗素子には、低抵抗の多層抵抗膜を用いることで精度を低下することなく、かつ、占有面積を小さくでき、集積回路を高集積化できる。




 

 


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