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発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−85177
公開日 平成6年(1994)3月25日
出願番号 特願平4−230787
出願日 平成4年(1992)8月31日
代理人 【弁理士】
【氏名又は名称】秋田 収喜
発明者 栗田 公三郎
要約 目的
SOI構造を採用した混在型半導体集積回路装置において、放熱効率を向上しかつ寄生容量を減少し、回路の動作速度の高速化を図る。

構成
半導体基板1の表面上に絶縁層2を介在して半導体層3が構成され、この半導体層3にバイポーラトランジスタTrが構成されるとともにMISFETQn(又はQp)が構成される混在型半導体集積回路装置において、前記半導体層3のバイポーラトランジスタTrの下地の絶縁層2Aの膜厚が薄く構成され、前記半導体層3のMISFETQnの下地の絶縁層2Bが厚く構成される。
特許請求の範囲
【請求項1】 基板の表面上に絶縁層を介在して半導体層が構成され、この半導体層の第1領域にバイポーラトランジスタが構成されるとともに、前記半導体層の前記第1領域と異なる第2領域にMISFETが構成される半導体集積回路装置において、前記半導体層の第1領域に構成されたバイポーラトランジスタの下地の絶縁層の膜厚が薄く構成されるとともに、前記半導体層の第2領域に構成されたMISFETの下地の絶縁層が前記第1領域の下地の絶縁層の膜厚に比べて厚く構成されたことを特徴とする半導体集積回路装置。
【請求項2】 前記請求項1に記載される半導体層の第1領域の膜厚は厚く構成されるとともに、前記半導体層の第2領域の膜厚は前記半導体層の第1領域の膜厚に比べて薄く構成され、前記半導体層の第1領域に前記半導体層の膜厚方向に沿ってコレクタ領域、ベース領域、エミッタ領域の夫々の動作領域が順次配列される縦型構造のバイポーラトランジスタが構成され、前記半導体層の第2領域にゲート電極に電圧が印加されたときに完全空乏化されるチャネル形成領域が配置されるMISFETが構成されたことを特徴とする半導体集積回路装置。
【請求項3】 前記請求項2に記載される半導体層のバイポーラトランジスタが構成された第1領域の膜厚とこの第1領域の絶縁層の膜厚との合計の膜厚は前記半導体層のMISFETが構成された第2領域の膜厚とこの第2領域の絶縁層の膜厚との合計の膜厚と同一寸法で構成されたことを特徴とする半導体集積回路装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は同一基板上にバイポーラトランジスタ及びMISFETを搭載した混在型半導体集積回路装置に関する。本発明は、特に、基板上に絶縁層を介在して形成された半導体層にバイポーラトランジスタ及びMISFETが構成されたSOI(ilicon n nsulator)構造を採用する混在型半導体集積回路装置に関する。
【0002】
【従来の技術】先に本願出願人によって出願された特開平4−69966号(出願日、平成2年7月10日)にSOI構造を採用する混在型半導体集積回路装置の開示がある。この混在型半導体集積回路装置は、半導体基板の表面上に絶縁層を介在して珪素層が構成され、この珪素層にバイポーラトランジスタ及びMISFETが構成される。
【0003】前記MISFETは、前記珪素層にソース領域、チャネル形成領域、ドレイン領域の夫々が順次配列され、前記チャネル形成領域の表面上にゲート絶縁膜を介在してゲート電極が構成される。SOI構造が採用される混在型半導体集積回路装置においては、MISFETのソース領域、ドレイン領域の大半が絶縁体で被覆され、ソース領域、ドレイン領域の夫々に付加される寄生容量が減少できる。例えば、相補型(Complementary)MISFETで構成される回路は、次段回路の駆動に際し、充電速度、放電速度のいずれも高速化できるので、混在型半導体集積回路装置の動作速度の高速化が図れる。
【0004】また、前記MISFETのチャネル形成領域が構成された珪素層はバイポーラトランジスタが構成された珪素層の膜厚に比べて選択的に薄い膜厚例えば100〔nm〕以下の膜厚で形成される。この結果、MISFETは、動作状態において、チャネル形成領域が完全に空乏化され、キンク(Kink )特性を防止できる。
【0005】一方、前記バイポーラトランジスタは、動作速度の高速化が要求される場合、縦型構造で構成されかつnpn型で構成される。このバイポーラトランジスタは、珪素層の膜厚方向に沿って表面から深さ方向に向い、珪素膜にn型エミッタ領域、p型ベース領域、n型コレクタ領域の夫々の動作領域が順次配列される。バイポーラトランジスタが構成される珪素層はMISFETが構成される珪素層の膜厚に比べて選択的に厚い膜厚で形成される。この結果、バイポーラトランジスタは、珪素膜中に形成され埋込型として形成されるn型コレクタ領域の抵抗を減少でき、遮断周波数fT を向上できるので、混在型半導体集積回路装置の動作速度の高速化が図れる。
【0006】また、前記バイポーラトランジスタにMISFETと同様にSOI構造が適用されることにより、混在型半導体集積回路装置の素子構造、配線構造、製造プロセスのいずれも共用でき簡略化できる。
【0007】
【発明が解決しようとする課題】しかしながら、前述のSOI構造が採用された混在型半導体集積回路装置においては、以下の点が配慮されていない。
【0008】(1)前記混在型半導体集積回路装置は半導体基板と珪素層との間の絶縁層が均一な膜厚で形成される。MISFETのソース領域、ドレイン領域の夫々と半導体基板との間に形成される寄生容量を減少することを目的とした場合、前記絶縁層の膜厚は全体的に厚くなる。絶縁層は一般的に酸化珪素膜が使用され、この酸化珪素膜の熱伝導率は珪素の熱伝導率に比べて2桁程度小さい。珪素の熱伝導率は168〔W/m・K〕、酸化珪素膜の熱伝導率は0.5〜1.4〔W/m・K〕である。バイポーラトランジスタで組み立てられた例えばECL(mitter oupled ogic)回路においては、動作電源−基準電源間に定常電流が流れるので、発熱量が大きい。このため、ECL回路で発生した熱が絶縁層を通して半導体基板において放散することが期待できないので、ECL回路での消費電力を削減しなければならず、ECL回路の動作速度が遅くなる。
【0009】(2)また、前記課題(1)を解決することを目的とした場合、前記絶縁層の膜厚は全体的に薄くなる。この絶縁層の膜厚が薄くなると、MISFETのソース領域、ドレイン領域の夫々と半導体基板との間に形成される寄生容量が増大する。特に、最終出力段回路を除き、内部論理回路例えばインバータ回路を組み立てる駆動能力が小さいMISFETにおいては、ソース領域、ドレイン領域の夫々に付加される寄生容量の割合が大きくなるので、次段回路を駆動する際、充電速度、放電速度のいずれも遅くなる。このため、内部論理回路の動作速度が遅くなる。
【0010】本発明の目的は、下記の通りである。
(1)SOI構造を採用した混在型半導体集積回路装置において、放熱効率を向上しかつ寄生容量を減少し、回路の動作速度の高速化を図る。
(2)前記目的(1)を達成するとともに、SOI構造を採用した混在型半導体集積回路装置において、MISFETのキンク特性の発生を防止するとともに、バイポーラトランジスタの遮断周波数を向上する。
(3)前記目的(2)を達成するとともに、SOI構造を採用した混在型半導体集積回路装置において、素子表面の平坦化を図る。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0011】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記のとおりである。
【0012】(1)基板の表面上に絶縁層を介在して半導体層が構成され、この半導体層の第1領域にバイポーラトランジスタが構成されるとともに、前記半導体層の前記第1領域と異なる第2領域にMISFETが構成される半導体集積回路装置において、前記半導体層の第1領域に構成されたバイポーラトランジスタの下地の絶縁層の膜厚が薄く構成されるとともに、前記半導体層の第2領域に構成されたMISFETの下地の絶縁層が前記第1領域の下地の絶縁層の膜厚に比べて厚く構成される。
【0013】(2)前記手段(1)に記載される半導体層の第1領域の膜厚は厚く構成されるとともに、前記半導体層の第2領域の膜厚は前記半導体層の第1領域の膜厚に比べて薄く構成され、前記半導体層の第1領域に前記半導体層の膜厚方向に沿ってコレクタ領域、ベース領域、エミッタ領域の夫々の動作領域が順次配列される縦型構造のバイポーラトランジスタが構成され、前記半導体層の第2領域にゲート電極に電圧が印加されたときに完全空乏化されるチャネル形成領域が配置されるMISFETが構成される。
【0014】(3)前記手段(2)に記載される半導体層のバイポーラトランジスタが構成された第1領域の膜厚とこの第1領域の絶縁層の膜厚との合計の膜厚は前記半導体層のMISFETが構成された第2領域の膜厚とこの第2領域の絶縁層の膜厚との合計の膜厚と同一寸法で構成される。
【0015】
【作用】上述した手段(1)によれば、下記の作用効果が得られる。
(A)前記バイポーラトランジスタから基板までの間の放熱経路の熱抵抗を減少できるので、バイポーラトランジスタの動作で発生する熱が膜厚が薄い絶縁層を通して基板の全域において放散できる。この結果、バイポーラトランジスタの温度上昇を減少し、バイポーラトランジスタの消費電力を増加できるので、バイポートランジスタで組み立てられる回路の動作速度の高速化が図れる。
(B)前記MISFETと基板との間の離隔距離が増加できるので、MISFET特にソース領域及びドレイン領域に付加される寄生容量を減少できる。この結果、MISFETの充電速度、放電速度のいずれかの動作速度を速くできるので、MISFETで組み立てられる回路の動作速度の高速化が図れる。
(C)前記バイポーラトランジスタ、MISFETのいずれも、前記基板から絶縁層を介在して分離され、前記基板中にα線が入射し発生する少数キャリアのバイポーラトランジスタ、MISFETの夫々への侵入を防止できるので、α線ソフトエラー耐性を向上できる。
(D)前記バイポーラトランジスタが基板から絶縁層を介在して分離されるので、pn接合分離に比べて、バイポーラトランジスタと基板との間の耐圧を向上できる。
【0016】上述した手段(2)によれば、前記手段(1)の作用効果の他に、下記の作用効果が得られる。
(A)前記縦型構造のバイポーラトランジスタの半導体層中に配列される埋込型となるコレクタ領域(又はエミッタ領域)の半導体層の膜厚方向と一致する方向の寸法を増加できるので、コレクタ領域の抵抗を減少し、バイポーラトランジスタの遮断周波数fT を向上できる。
(B)前記MISFETのソース領域−ドレイン領域間に発生するパンチスルーを排除し、チャネル形成領域の長さ(チャネル長又はゲート長)を縮小できるので、MISFETのスイッチング動作速度を速くできる。また、前記MISFETのチャネル形成領域において、キャリアの散乱を低減し、キャリアの移動度を向上できるので、MISFETのスイッチング動作速度を速くできる。また、MISFETのチャネル形成領域が完全空乏化できるので、キンク特性の発生を防止できる。
【0017】上述した手段(3)によれば、前記手段(1)の作用効果の他に、前記バイポーラトランジスタの表面の高さ、MISFETの表面の高さの夫々を一致できるので、素子表面の平坦化が図れる。
【0018】以下、本発明の構成について、単結晶珪素基板を基板とするSOI構造を採用した混在型半導体集積回路装置に本発明を適用した一実施例とともに説明する。
【0019】なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0020】
【実施例】(実 施 例 1)本発明の実施例1である混在型半導体集積回路装置の要部の構成について、図1(断面図)を使用し説明する。
【0021】図1に示すように、混在型半導体集積回路装置はSOI構造が採用される。この混在型半導体集積回路装置は、母体としての半導体基板1の一表面上に絶縁層2を介在し半導体層3が構成され、この半導体層3にバイポーラトランジスタTr及び相補型MISFETが構成される。
【0022】前記半導体基板1は単結晶珪素基板で形成され、前記絶縁層2は酸化珪素で形成される。この単結晶珪素基板は、酸化珪素(熱伝導率は0.5〜1.4〔W/m・K〕)に比べて熱伝導率(168〔W/m・K〕)が高く、しかも絶縁層2との接着力が高い。
【0023】前記絶縁層2は基本的には半導体基板1、半導体層3に形成された素子の夫々の間を電気的に分離することを目的として構成される。この絶縁層2は、バイポーラトランジスタTrが形成される領域において薄い膜厚を有する絶縁層2Aとして構成され、相補型MISFETが形成される領域において厚い膜厚を有する絶縁層2Bとして構成される。
【0024】前記絶縁層2Aは、バイポーラトランジスタTrと半導体基板1との間の放熱経路において熱抵抗を減少し、バイポーラトランジスタTrの動作で発生する熱を半導体基板1に効率良く伝達できる。絶縁層2Aは、半導体基板1の表面が本実施例において平坦に構成されるので、この半導体基板1の表面からの膜厚が例えば400〔nm〕で構成される。また、詳細な数値は後述するが、本実施例のバイポーラトランジスタTrのn型グラフトコレクタ領域に付加される寄生容量の値は、300〜350〔nm〕の膜厚の絶縁層2Aで分離すると、半導体基板1との間をpn接合部で分離したときと同等になり、寄生容量を減少できない。したがって、絶縁層2Aは、前述の通り400〔nm〕の膜厚で若しくは絶縁層2Bの膜厚に比べて薄い膜厚の範囲内において400〔nm〕よりも厚い膜厚で形成する。
【0025】前記絶縁層2Bは、相補型MISFET特にソース領域及びドレイン領域と半導体基板1との間に付加される寄生容量を減少できる。絶縁膜2Bは半導体基板1の表面からの膜厚が例えば 2.0〔μm〕で構成される。
【0026】前記バイポーラトランジスタTrは、図1中、中央部分に示すように、半導体層3のうち厚い膜厚で形成された半導体層3Aに構成される。この厚い膜厚で形成された半導体層3Aは下地の絶縁層2の薄い膜厚で形成された絶縁層2A上において配置される。前記相補型MISFETはnチャネルMISFETQn及びpチャネルMISFETQpで構成される。前記nチャネルMISFETQnは、図1中、左側部分に示すように、半導体層3のうち薄い膜厚で形成された半導体層3Bに構成される。同様に、pチャネルMISFETQpは、図1中、右側部分に示すように、半導体層3のうち薄い膜厚で形成された半導体層3Bに構成される。前記薄い膜厚で形成された半導体層3Bは下地の絶縁層2の厚い膜厚で形成された絶縁層2B上において配置される。
【0027】前記半導体層3は基本的には単結晶珪素で形成される。半導体層3のうち、半導体層3Aは、バイポーラトランジスタTrのn型グラフトコレクタ領域において、半導体層3の膜厚方向と一致する方向の厚さを増加し、コレクタ抵抗の低減を主目的として、厚い膜厚で形成される。半導体層3Aは例えば 1.7〔μm〕の膜厚で構成される。
【0028】前記半導体層3のうち、半導体層3Bは、相補型MISFETの夫々のチャネル形成領域5、6において、半導体層3の膜厚方向と一致する方向の厚さを減少し、動作状態で完全空乏化の実現を主目的として、薄い膜厚で形成される。半導体層3Bは例えば100〔nm〕若しくはそれ以下の膜厚で構成される。
【0029】また、前記半導体層3の半導体層3Aの表面の位置と半導体層3Bの表面の位置とは実質的に一致され、半導体層3の表面の全体は平坦に構成される。つまり、半導体層3の厚い膜厚で形成された半導体層3Aの膜厚とその下地となる絶縁層2の薄い膜厚で形成された絶縁層2Aの膜厚との合計の膜厚は、薄い膜厚で形成された半導体層3Bの膜厚とその下地となる厚い膜厚で形成された絶縁層2Bの膜厚との合計の膜厚と同一寸法に構成される。
【0030】前記バイポーラトランジスタTrは、底面が絶縁層2Aで囲まれ、かつ側面が絶縁層2B及び素子間分離絶縁膜(LOCOS:Local xidizition of ilicon)4で囲まれた領域内において、前述のように半導体層3Aに構成される。つまり、バイポーラトランジスタTrは半導体層3Aの膜厚方向と一致する方向にn型コレクタ領域、p型ベース領域、n型エミッタ領域の夫々の動作領域を順次配列した縦型構造で構成されかつnpn型で構成される。
【0031】前記n型コレクタ領域はn型真性コレクタ領域、n+ 型グラフトコレクタ領域及びn+ 型コレクタ電位引上げ用領域で構成される。n型真性コレクタ領域は例えば1016〔atoms/cm3〕程度の低い不純物濃度のn型半導体領域5で構成される。このn型半導体領域5は、半導体層3A中、この半導体層3Aの表面から深さ方向に200〜700〔nm〕の範囲内において構成される。n+ 型グラフトコレクタ領域は例えば1019〜1020〔atoms/cm3〕程度の高い不純物濃度のn+ 型半導体領域7で構成される。このn+ 型半導体領域7は、半導体層3A中、この半導体層3Aの表面から深さ方向に700〔nm〕〜 1.7〔μm〕の範囲内において、つまり半導体層3Aの膜厚方向と一致する方向に約 1.0〔μm〕の厚い寸法で構成される。したがって、n+ 型グラフトコレクタ領域は、飽和領域に近い高い不純物濃度で構成され、かつ厚い膜厚で形成される半導体層3Aの膜厚の約3分の2を占める膜厚で構成されるので、コレクタ抵抗を充分に減少できる。n+ 型コレクタ電位引上げ用領域は高い不純物濃度のn+ 型半導体領域8で構成される。
【0032】前記p型ベース領域は、n型コレクタ領域のn型真性コレクタ領域の主面部に構成され、例えば1018〜1019〔atoms/cm3〕程度の中程度の不純物濃度のp型半導体領域12で構成される。
【0033】前記n型エミッタ領域は、p型ベース領域の主面部に構成され、例えば1020〜1021〔atoms/cm3〕程度の高い不純物濃度のn+ 型半導体領域13で構成される。このn+ 型半導体領域13の表面はエミッタ引出し電極14に電気的に接続される。エミッタ引出し電極14は例えばn型不純物としてAs(又はP)が導入された多結晶珪素膜で形成され、このエミッタ引出し電極14はn型エミッタ領域を形成する不純物拡散源としても構成される。
【0034】前記バイポーラトランジスタTrのn型コレクタ領域のn+ 型コレクタ電位引上げ用領域、p型ベース領域の夫々は個々に配線17が電気的に接続される。また、n型エミッタ領域はエミッタ引出し電極14を介在し配線17に電気的に接続される。配線17は、層間絶縁膜16の表面上に形成され、この層間絶縁膜15に形成された接続孔16を通して各々の領域に接続される。配線17は例えばアルミニウム合金で構成される。アルミニウム合金は例えばアロイスパイク耐性を向上するSi、マイグレーション耐性を向上するCuの少なくともいずれか一方が添加されたアルミニウムである。
【0035】前記相補型MISFETのnチャネルMISFETQnは、底面が絶縁層2Bで囲まれ、かつ側面が素子間分離絶縁膜4で囲まれた領域内において、半導体層3Bに構成される。つまり、nチャネルMISFETQnは、半導体層3Bの表面方向と一致する方向にn型ソース領域、p型(若しくはi型)チャネル形成領域、n型ドレイン領域の夫々が順次配列されるとともに、p型チャネル形成領域の表面上にゲート絶縁膜9を介在してゲート電極10が構成される。
【0036】相補型MISFETの動作電圧Vccが 3.3〔V〕場合、n型ソース領域、n型ドレイン領域の夫々は例えば1019〜1020〔atoms/cm3〕程度の高い不純物濃度のn+ 型半導体領域11で構成される。p型チャネル形成領域は例えば1015〔atoms/cm3〕程度の低い不純物濃度のp型半導体領域6で構成される。ゲート絶縁膜9は例えば酸化珪素膜で構成され、この酸化珪素膜は例えば8〜10〔nm〕程度の膜厚で構成される。ゲート電極10は例えば多結晶珪素膜で構成され、この多結晶珪素膜は抵抗値を低減する不純物例えばPが導入される。また、ゲート電極10は、多結晶珪素膜に変えて、多結晶珪素膜及びその上部に積層されたWSix,MoSix(xは例えば2)等の高融点金属珪化膜で形成される複合膜(polycide)を使用してもよい。
【0037】pチャネルMISFETQpは、nチャネルMISFETQnと同様に、底面が絶縁層2Bで囲まれ、かつ側面が素子間分離絶縁膜4で囲まれた領域内において、半導体層3Bに構成される。つまり、pチャネルMISFETQpは、半導体層3Bにp型ソース領域、n型(若しくはi(イントリンシック)型)チャネル形成領域、p型ドレイン領域の夫々が順次配列されるとともに、n型チャネル形成領域の表面上にゲート絶縁膜9を介在してゲート電極10が構成される。
【0038】前記p型ソース領域、p型ドレイン領域の夫々は例えば1019〜1020〔atoms/cm3〕程度の高い不純物濃度のp+ 型半導体領域12で構成される。n型チャネル形成領域は例えば1015〔atoms/cm3〕程度の低い不純物濃度のn型半導体領域5で構成される。
【0039】前記nチャネルMISFETQnのn型ソース領域、n型ドレイン領域、pチャネルMISFETQpのp型ソース領域、p型ドレイン領域の夫々には配線17が電気的に接続される。
【0040】図2(A)に前記相補型MISFETで形成された一例のインバータ回路の回路図を示し、図2(B)に前記バイポーラトランジスタTrで形成された一例のECL回路の回路図を示す。また、図2(C)に前記インバータ回路の入出力電圧波形図、図2(E)に電源電流波形図の各々を示し、図2(D)に前記ECL回路の入出力電圧波形図、図2(F)に電源電流波形図の各々を示す。
【0041】図2(A)に示すように、インバータ回路はnチャネルMISFETQn及びpチャネルMISFETQpで構成される。nチャネルMISFETQn、pチャネルMISFETQpの夫々のゲート電極は入力端子VINに接続され、夫々のドレイン領域は出力端子VOUT に接続される。nチャネルMISFETQnのソース領域は基準電源電圧VEEに接続される。基準電源電圧VEEは例えば回路の接地電圧0〔V〕が使用される。pチャネルMISFETQpのソース領域は動作電源電圧VCCが接続される。動作電源電圧VCCは本実施例においては前述のように 3.3〔V〕が使用される。
【0042】図2(B)に示すように、ECL回路は4個のバイポーラトランジスタTr1〜Tr4及び4個の抵抗素子R1〜R4で構成される。バイポーラトランジスタTr1のベース電極は入力端子VINに接続され、バイポーラトランジスタTr2のベース電極は基準判定電圧Vref に接続される。また、バイポーラトランジスタTr3のベース電極は端子VB に接続され、バイポーラトランジスタTr4のエミッタ電極は出力端子VOUT に接続される。
【0043】図2(C)及び図2(E)に示すように、インバータ回路は、入力電圧の切替え並びに出力電圧の切替えの際の振幅(電圧差)は大きいが、この切替えの際に瞬時に電流が流れるだけなので、電力の消費は少なく、発熱量も極めて小さい。これに対して、図2(D)及び図2(F)に示すように、ECL回路は、入力電圧の切替え並びに出力電圧の切替えの際の振幅は小さいが、定常電流I0 として常時電流が流れるので、電力の消費は多く、発熱量も大きい。
【0044】次に、前記混在型半導体集積回路装置の形成方法について、図3乃至図20(各工程毎に示す断面図)を使用し、簡単に説明する。
【0045】まず、半導体層3として使用される単結晶珪素基板3を準備し、図3に示すように、この単結晶珪素基板3の主面部の全域にn+ 型半導体領域7を形成する。このn+ 型半導体領域7はバイポーラトランジスタTrのn型グラフトコレクタ領域として使用される。n+ 型半導体領域7は例えばn型不純物をイオン打ち込み法で導入することにより形成される。
【0046】次に、図4に示すように、前記n+ 型半導体領域7の主面上の全域に酸化珪素膜20を形成する。この酸化珪素膜20は、エッチングマスクとして使用され、例えば熱酸化法で形成する。
【0047】次に、図5に示すように、前記酸化珪素膜20にパターンニングを施し、バイポーラトランジスタTrの形成領域に酸化珪素膜20を残存し、この残存した酸化珪素膜20でエッチングマスク20を形成する。前記パターンニングは、同図5に示すように、フォトリソグラフィ技術で形成されたフォトレジストマスクを使用し行われる。
【0048】次に、図6に示すように、前記エッチングマスク20を使用し、相補型MISFETの形成領域において、単結晶珪素基板3の主面の一部分をエッチングで除去し、膜厚が厚く形成される半導体層3A、膜厚が薄く形成される半導体層3Bの夫々に相当する領域を形成する。
【0049】次に、図7に示すように、単結晶珪素基板3のエッチングされた領域つまり相補型MISFETの形成領域において、ストッパー層22を形成する。このストッパー層22は、後工程において、単結晶珪素基板3の裏面を化学的研磨するときに、化学的研磨の終点判定としての機能を備え、半導体層3の半導体層3Aの膜厚、半導体層3Bの膜厚の夫々の膜厚を高い精度で設定できる。ストッパー層22は、単結晶珪素基板3との間に化学的研磨に対する選択比が確保できる、例えば選択熱酸化法、酸素のイオン打ち込み法のいずれかの方法で形成された酸化珪素膜で形成される。
【0050】次に、前記エッチングマスク20を除去した後、図8に示すように、前記単結晶珪素基板3の主面上の全域に半導体基板1と半導体層3との間を分離する絶縁層2を形成する。絶縁層2は、単結晶珪素基板3の主面において、バイポーラトランジスタTrの形成領域の膜厚が薄い絶縁層2Aとして形成され、相補型MISFETの形成領域の膜厚が厚い絶縁層2Bとして形成される。結果的に、絶縁層2の表面の全域は平坦化される。絶縁層2は、例えば石英バイアススパッタ法で堆積された酸化珪素膜、塗布法(pin n lass)で塗布及び硬化させた酸化珪素膜のいずれかの単層、若しくはそれを主体とした積層で形成される。また、絶縁層2はフォトレジスト膜を併用したエッチングバック法で形成してもよい。つまり、まず、全域にCVD法で酸化珪素膜を堆積し、この酸化珪素膜の表面上にそれとエッチング選択比を持たないフォトレジスト膜を塗布することでこのフォトレジスト膜の表面を平坦化し、この後、前記フォトレジスト膜の表面から異方性エッチングを行い、前記酸化珪素膜の表面を平坦化することで絶縁層2を形成してもよい。
【0051】次に、図9に示すように、前記絶縁層2の表面上に単結晶珪素で形成された半導体基板1を貼り合わせる。
【0052】次に、図10に示すように、単結晶珪素基板3にポリッシング技術を施す。このポリッシング技術は単結晶珪素基板3の裏面を化学的に研磨する技術であり、この研磨された単結晶珪素基板3から膜厚が異なる半導体層3A及び3Bを有する半導体層3が形成される。同図10に示すように、半導体層3特に膜厚が薄く形成された半導体層3Bは予め形成されたストッパー層22でその膜厚が制御される。この半導体層3を形成する工程により、半導体基板1、絶縁層2、半導体層3の夫々を重ね合わせた所謂SOI基板が完成する。
【0053】次に、図11に示すように、前記SOI基板を反転し、素子形成プロセスを開始する。
【0054】まず、図12に示すように、nチャネルMISFETQnの形成領域を不純物導入マスク23で被覆し、バイポーラトランジスタTrの形成領域である半導体層3A及びpチャネルMISFETQpの形成領域である半導体層3Bにn型半導体領域5を形成する。この後、前記不純物導入マスク23は除去される。前記n型半導体領域5は、バイポーラトランジスタTrのn型真性コレクタ領域、pチャネルMISFETQpのn型チャネル形成領域の夫々を形成する。n型半導体領域5は例えばイオン打ち込み法を使用し形成される。前記不純物導入マスク23はフォトリソグラフィ技術で形成されるフォトレジスト膜が使用される。
【0055】なお、この素子形成プロセスにおいて使用されるSOI基板は、前述のように予めバイポーラトランジスタTrのn型グラフトコレクタ領域が形成されているので、エピタキシャル成長技術を使用した複雑な埋込層としてのグラフトコレクタ領域の形成プロセスを廃止できる。
【0056】次に、図13に示すように、バイポーラトランジスタTrの形成領域及びpチャネルMISFETQpの形成領域を不純物導入マスク24で被覆し、pチャネルMISFETQpの形成領域である半導体層3Bにp型半導体領域6を形成する。この後、前記不純物導入マスク24は除去される。前記p型半導体領域6は前記n型半導体領域5と同様な方法で形成される。p型半導体領域6はnチャネルMISFETQnのp型チャネル形成領域として使用される。
【0057】次に、図14に示すように、前記半導体層3の表面上の全域に薄い膜厚で酸化珪素膜(符号は付けない)を形成した後、バイポーラトランジスタTrの形成領域等、活性領域において、前記酸化珪素膜上に耐酸化マスク25を形成する。この耐酸化マスク25は例えば窒化珪素膜が使用される。
【0058】次に、図15に示すように、前記耐酸化マスク25を使用し、半導体層3の非活性領域を酸化し、酸化珪素膜からなる素子間分離絶縁膜4を形成する。この後、前記耐酸化マスク25は除去される。
【0059】次に、図16に示すように、少なくとも、相補型MISFETの形成領域において、前記半導体層3Bの表面(半導体領域5、6の夫々の表面)にゲート絶縁膜9を形成する。ゲート絶縁膜9は熱酸化法で形成する。
【0060】次に、図17に示すように、前記相補型MISFETの形成領域において、ゲート絶縁膜9の表面上にゲート電極10を形成する。ゲート電極10は、例えばCVD法で多結晶珪素膜を堆積し、この多結晶珪素膜をフォトリソグラフィ技術及びエッチング技術でパターンニングすることにより形成する。前記多結晶珪素膜はその堆積中又は堆積後にn型不純物が導入される。
【0061】次に、pチャネルMISFETQpの形成領域及びバイポーラトランジスタTrのp型ベース領域の形成領域を不純物導入マスク26で被覆する。そして、図18に示すように、nチャネルMISFETQnの形成領域において、半導体層3Bのp型半導体領域6の主面部にn+ 型半導体領域11を形成するとともに、バイポーラトランジスタTrの形成領域において、半導体層3Aのn型半導体領域5の主面部の一部分にn+ 型半導体領域8を形成する。前記n+ 型半導体領域11はnチャネルMISFETQnのソース領域、ドレイン領域の夫々として形成される。n+ 型半導体領域8はバイポーラトランジスタTrのn型コレクタ領域のn+ 型コレクタ電位引上げ用領域として使用される。n+ 型半導体領域11、8の夫々はイオン打ち込み法を使用し形成される。このn+ 型半導体領域11を形成する工程により、nチャネルMISFETQnが完成する。そして、不純物導入マスク26は除去される。
【0062】次に、nチャネルMISFETQnの形成領域及びバイポーラトランジスタTrのn+ 型コレクタ電位引上げ用領域を不純物導入マスク27で被覆する。そして、図19に示すように、pチャネルMISFETQpの形成領域において、半導体層3Bのn型半導体領域5の主面部にp+ 型半導体領域12を形成するとともに、バイポーラトランジスタTrの形成領域において、半導体層3Aのn型半導体領域5の主面部の一部分にp+ 型半導体領域12を形成する。前記p+ 型半導体領域12はpチャネルMISFETQpのソース領域、ドレイン領域の夫々として形成される。p+ 型半導体領域12はバイポーラトランジスタTrのp型ベース領域として使用される。p+ 型半導体領域12はイオン打ち込み法を使用し形成される。このp+ 型半導体領域12を形成する工程により、pチャネルMISFETQpが完成する。そして、不純物導入マスク27は除去される。
【0063】次に、前記相補型MISFETの夫々のゲート電極10の表面上を含む全域に層間絶縁膜15Uを形成し、バイポーラトランジスタTrのn型エミッタ領域の形成領域において、前記層間絶縁膜15Uにエミッタ開口を形成する。そして、図20に示すように、前記層間絶縁膜15U上に前記エミッタ開口を通してp型ベース領域の表面に接触するエミッタ引出し電極14を形成するとともに、このエミッタ引出し電極14を不純物の拡散源としてp型ベース領域の主面部にn型エミッタ領域を形成する。n型エミッタ領域はn+ 型半導体領域13で形成される。このn型エミッタ領域を形成する工程により、バイポーラトランジスタTrが完成する。
【0064】次に、前記図1に示すように、層間絶縁膜15、接続孔16、配線17の夫々を順次形成することにより、本実施例の混在型半導体集積回路装置は完成する。
【0065】このように、本実施例の混在型半導体集積回路装置によれば、下記の構成及びこの構成に基づく作用効果が得られる。
【0066】(1)半導体基板1の表面上に絶縁層2を介在して半導体層3が構成され、この半導体層3の第1領域にバイポーラトランジスタTrが構成されるとともに、前記半導体層3の前記第1領域と異なる第2領域にMISFETQn(又はQp)が構成される混在型半導体集積回路装置において、前記半導体層3の第1領域に構成されたバイポーラトランジスタTrの下地の絶縁層2Aの膜厚が薄く構成されるとともに、前記半導体層3の第2領域に構成されたMISFETQnの下地の絶縁層2Bが前記第1領域の下地の絶縁層2Aの膜厚に比べて厚く構成される。
【0067】この構成(1)によれば、下記の作用効果が得られる。(A)前記バイポーラトランジスタTrから半導体基板1までの間の放熱経路の熱抵抗を減少できるので、バイポーラトランジスタTrの動作で発生する熱が膜厚が薄い絶縁層2Aを通して半導体基板1の全域において放散できる。この結果、バイポーラトランジスタTrの温度上昇を減少し、バイポーラトランジスタTrの消費電力を増加できるので、バイポートランジスタTrで組み立てられる回路例えばECL回路の動作速度の高速化が図れる。(B)前記MISFETQnと半導体基板1との間の離隔距離が増加できるので、MISFETQn特にソース領域及びドレイン領域(11又は12)に付加される寄生容量を減少できる。この結果、MISFETQnの放電速度(又はQpの充電速度)の動作速度を速くできるので、MISFETQnで組み立てられる回路例えばインバータ回路の動作速度の高速化が図れる。(C)前記バイポーラトランジスタTr、MISFETQnのいずれも、前記半導体基板1から絶縁層5を介在して分離され、前記半導体基板1中にα線が入射し発生する少数キャリアのバイポーラトランジスタTr、MISFETQnの夫々への侵入を防止できるので、α線ソフトエラー耐性を向上できる。特に、メモリ回路を構成する場合に最適である。(D)前記バイポーラトランジスタTrが半導体基板1から絶縁層2を介在して分離されるので、pn接合分離に比べて、バイポーラトランジスタTrと半導体基板1との間の耐圧を向上できる。
【0068】(2)前記構成(1)に記載される半導体層3の第1領域の半導体層3Aの膜厚は厚く構成されるとともに、前記半導体層3の第2領域の半導体層3Bの膜厚は前記半導体層3Aの膜厚に比べて薄く構成され、前記半導体層3Aにその膜厚方向に沿ってn型コレクタ領域、p型ベース領域、n型エミッタ領域の夫々の動作領域が順次配列される縦型構造のバイポーラトランジスタTrが構成され、前記半導体層3の半導体層3Bにゲート電極10に電圧が印加されたときに完全空乏化されるチャネル形成領域6(又は5)が配置されるMISFETQn(又はQp)が構成される。
【0069】この構成(2)によれば、前記構成(1)の作用効果の他に、下記の作用効果が得られる。(A)前記縦型構造のバイポーラトランジスタTrの半導体層3A中に配列される埋込型となるn型コレクタ領域(特に、n+ 型グラフトコレクタ領域、n+ 型半導体領域7)の半導体層3Aの膜厚方向と一致する方向の寸法を増加できるので、n型コレクタ領域の抵抗を減少し、バイポーラトランジスタTrの遮断周波数fT を向上できる。(B)前記MISFETQnのソース領域−ドレイン領域間に発生するパンチスルーを排除し、チャネル形成領域の長さ(チャネル長又はゲート長)を縮小できるので、MISFETQnのスイッチング動作速度を速くできる。また、前記MISFETQnのチャネル形成領域において、キャリアの散乱を低減し、キャリアの移動度を向上できるので、MISFETQnのスイッチング動作速度を速くできる。また、MISFETQnのチャネル形成領域が完全空乏化できるので、キンク特性の発生を防止できる。
【0070】(3)前記構成(2)に記載される半導体層3のバイポーラトランジスタTrが構成された第1領域の半導体層3Aの膜厚とこの第1領域の絶縁層2Aの膜厚との合計の膜厚は前記半導体層3のMISFETQnが構成された第2領域の半導体層3Bの膜厚とこの第2領域の絶縁層2Bの膜厚との合計の膜厚と同一寸法で構成される。
【0071】この構成(3)によれば、前記構成(1)の作用効果の他に、前記バイポーラトランジスタTrの表面の高さ、MISFETQnの表面の高さの夫々を一致できるので、素子表面の平坦化が図れる。この結果、混在型半導体集積回路装置において、層間絶縁膜15の表面の平坦化が図れるので、配線17の断線不良の防止等、信頼性を向上できる。
【0072】(実 施 例 2)本実施例2は、混在型半導体集積回路装置で使用されるSOI基板の他の形成方法について説明する、本発明の第2実施例である。
【0073】本発明の実施例2であるSOI基板の形成方法について、図21乃至図27(各工程毎に示す断面図)を使用し、簡単に説明する。
【0074】まず、前述の実施例1の形成プロセスと同様に単結晶珪素基板3を準備し、図21に示すように、この単結晶珪素基板3の主面上の全域に窒化珪素膜28を形成する。
【0075】次に、前記窒化珪素膜28にパターンニングを施し、図22に示すように、前記バイポーラトランジスタTrの形成領域において、前記窒化珪素膜28を残存し、この窒化珪素膜28で耐酸化マスク28を形成する。前記パターンニングは、フォトリソグラフィ技術で形成されたエッチングマスク29を使用し、エッチングを施すことにより行われる。パターンニング後はエッチングマスク29は除去される。
【0076】次に、図23に示すように、前記耐酸化マスク28を使用し、相補型MISFETの形成領域において、単結晶珪素基板3の主面上の一部の領域に酸化珪素膜2Lを形成する。この酸化珪素膜2Lは、熱酸化法で形成され、絶縁層2の一部分を構成する。この酸化珪素膜2Lを形成した後、前記耐酸化マスク28は除去される。
【0077】次に、図24に示すように、前記酸化珪素膜2Lを不純物導入マスクとして使用し、バイポーラトランジスタTrの形成領域において、単結晶珪素基板3の主面部の一部分にn+ 型半導体領域7を形成する。このn+ 型半導体領域7は、イオン打ち込み法でn型不純物を導入することにより形成され、前記酸化珪素膜2Lに対して自己整合で形成される。なお、n+ 型半導体領域7はバイポーラトランジスタTrのn型コレクタ領域のn+ 型グラフトコレクタ領域として使用される。
【0078】次に、図25に示すように、前記n+ 型半導体領域7の表面上及び酸化珪素膜2Lの表面上を含む全域に絶縁膜を堆積し、この堆積された絶縁膜で絶縁層2を形成する。この絶縁層2は、バイポーラトランジスタTrの形成領域において、堆積された絶縁膜で薄い膜厚の絶縁層2Aを形成し、相補型MISFETの形成領域において、堆積された絶縁膜及び酸化珪素膜2Lで厚い膜厚の絶縁層2Bを形成する。
【0079】次に、前記実施例1の形成プロセスと同様に、図26に示すように、前記単結晶珪素基板3の主面上に絶縁層2を介在して半導体基板1を貼付ける。そして、図27に示すように、ポリッシング技術を使用し、単結晶珪素基板3の裏面を化学的に研磨し、研磨された単結晶珪素基板3で半導体層3が形成される。この半導体層3が形成されると、SOI基板が完成する。
【0080】この後、前記実施例1の形成プロセスと同様に、素子形成プロセスを施すことにより、本実施例の混在型半導体集積回路装置は完成する。
【0081】このように、本実施例の混在型半導体集積回路装置によれば、前記実施例1と同様の構成及びこの構成に基づく作用効果が得られる。
【0082】(実 施 例 3)本実施例3は、混在型半導体集積回路装置で使用されるSOI基板の他の形成方法について説明する、本発明の第3実施例である。
【0083】本発明の実施例3であるSOI基板の形成方法について、図28乃至図30(各工程毎に示す断面図)を使用し、簡単に説明する。
【0084】まず、図28に示すように、半導体基板1の主面上に絶縁層2Aを介在して半導体層3を備えたSOI基板を準備する。絶縁層2Aは予め薄い膜厚で形成され、半導体層3は予め厚い膜厚で形成される。
【0085】次に、バイポーラトランジスタTrの形成領域において、前記半導体層3の表面上に不純物導入マスク30を形成する。そして、この不純物導入マスク30を使用し、イオン打ち込み法で半導体層3の深い領域に酸素を導入し、図29に示すように、相補型MISFETの形成領域において厚い膜厚の絶縁層2Bを形成し、絶縁層2を完成させる。この絶縁層2の厚い膜厚の絶縁層2Bが形成されると、半導体層3に厚い膜厚で形成される半導体層3A及び薄い膜厚で形成される半導体層3Bが形成される。前記半導体層3が形成された後に不純物導入マスク30は除去される。
【0086】次に、前記半導体層3の半導体層3Bの領域上に不純物導入マスク31を形成する。そして、この不純物導入マスク31を使用し、半導体層3の半導体層3Aの深い領域にイオン打ち込み法でn型不純物を導入し、n+ 型半導体領域7を形成する。このn+ 型半導体領域7はバイポーラトランジスタTrのn型コレクタ領域のn+ 型グラフトコレクタ領域として使用される。前記n+ 型半導体領域7が形成されると、前記実施例1、2の夫々のSOI基板と同様のSOI基板が形成される。この後、前記不純物導入マスク31は除去される。
【0087】次に、前記実施例1の形成プロセスと同様に、素子形成プロセスを施すことにより、本実施例の混在型半導体集積回路装置は完成する。
【0088】このように、本実施例の混在型半導体集積回路装置によれば、前記実施例1と同様の構成及びこの構成に基づく作用効果が得られる。
【0089】以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0090】例えば、本発明は、半導体基板1を化合物半導体基板で構成するとともに、半導体層を化合物半導体層で形成してもよい。また、本発明は、半導体層3としては好ましくは単結晶であるが、多結晶若しくは非晶質であってもよい。
【0091】また、本発明は、エミッタ領域を埋込型として使用する所謂逆方向バイポーラトランジスタに適用してもよい。
【0092】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0093】(1)SOI構造を採用した混在型半導体集積回路装置において、放熱効率を向上できかつ寄生容量を減少でき、回路の動作速度の高速化が図れる。
(2)前記効果(1)が得られるとともに、SOI構造を採用した混在型半導体集積回路装置において、MISFETのキンク特性の発生を防止でき、バイポーラトランジスタの遮断周波数を向上できる。
(3)前記効果(2)が得られるとともに、SOI構造を採用した混在型半導体集積回路装置において、素子表面の平坦化が図れる。




 

 


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