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発明の名称 高密度実装型半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−85161
公開日 平成6年(1994)3月25日
出願番号 特願平4−238015
出願日 平成4年(1992)9月7日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 尾形 正次 / 北村 輝夫 / 江口 州志 / 明山 健二
要約 目的
実装効率の高い半導体装置を提供することを目的とする。

構成
表面電極にバンプを形成した半導体素子を複数個積層し、該素子の周辺に垂直に配列したリードとバンプを接合することによって複数個の素子が一体化されてなる構造を特徴とする半導体装置。
特許請求の範囲
【請求項1】素子の端面に形成された表面電極にバンプを形成した半導体素子を複数個積層し、該素子の周辺に配列した複数のリードと対応する該バンプを接合して複数個の素子を電気的に一体化したことを特徴とする高密度実装型半導体装置。
【請求項2】素子の端面周辺に形成した複数の表面電極とそれに電気的に接続された複数のバンプを有する半導体素子を複数個積層し、該素子の周辺に配列した複数のリードと該バンプを接合することによって複数個の素子を電気的に一体化したことを特徴とする高密度実装型半導体装置。
【請求項3】素子の端面近傍に形成した多数の表面電極と該表面電極に対応する複数のバンプを形成した半導体素子を複数個積層し、該素子の周辺に配列した複数のリードと該バンプを電気的機械的に接合することによって複数個の素子を一体化したことを特徴とする高密度実装型半導体装置。
【請求項4】素子の端面周辺に形成した複数の表面電極とそれに電気的に接続された複数のバンプを有する半導体素子を複数個積層し、該素子の周辺に配列した複数のリードと該バンプを接合することによって複数個の半導体素子を電気的に一体化し、その一体化された半導体素子を封止材で外界から遮断したことを特徴とする高密度実装型半導体装置。
【請求項5】素子の端面近傍に形成した多数の表面電極と該表面電極に対応する複数のバンプを形成した半導体素子を複数個積層し、該素子の周辺に配列した複数のリードと該バンプを電気的機械的に接合することによって複数個の素子を一体化し、その一体化された半導体素子群を封止樹脂でモールドしたことを特徴とする高密度実装型半導体装置。
【請求項6】表面電極にバンプを形成した半導体素子を複数個積層し、当該素子の周辺に垂直に配列したリードとバンプを接合することによって複数個の素子を一体化することを特徴とする高密度実装型半導体装置。
【請求項7】該リードはJ型構造のリードであることを特徴とする請求項1ないし6のいずれかに記載の高密度実装型半導体装置。
【請求項8】該リードはガルウイング構造のリードであることを特徴とする請求項1ないし6のいずれかに記載の高密度実装型半導体装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体素子を複数個積層する実装構造に係り、特に実装効率が高い半導体装置に関する。
【0002】
【従来の技術】電子電気機器の小型軽量化,高機能化に伴い、半導体部品には実装効率の高い構造が強く望まれている。こうしたニーズに応えるために、これまでパッケージの小型薄型化が積極的に推進されてきた。特に、大きなチップをできるだけ小さなパッケージに収納するため、パッケージ構造にも種々の改良が加えられてきた。例えば、リードフレームのダイパッド部に導電性接着剤を用いて素子を固着し、素子表面の電極とインナーリードとをワイヤボンディングし、その周辺を封止材料で封止する構造が知られている。
【0003】さらに、リードフレームからダイパッドをなくしてインナーリードに直接素子を固着し、インナーリードと素子表面の電極とをワイヤボンディングし、その周辺を封止材料で封止する LOC(Lead On Chip)型パッケージが知られている(日経マイクロデバイス 1991年2月号,89頁−97頁)。
【0004】しかし、半導体部品の高密度実装構造に対するニーズは依然強く、最近では、TAB(Tape Automated Bonding)あるいは TSOP(Thin Small OutlinePackage)のような薄型パッケージを複数個重ねて実装する方式(日経マイクロデバイス1992年4月号,51頁)や、複数個のチップを一つのパッケージの中に封止する方式(日経マイクロデバイス 1991年4月号,80頁)も知られている。
【0005】特に半導体素子を複数個積層する技術としては、素子間をフィルムリードとピンとを用いて接続する方式(特開昭61−32560 号)や、素子側面に配線板を配置して接続する方式(特開昭62−293749号)が知られている。
【0006】
【発明が解決しようとする課題】上記したようなパッケージ構造に工夫を凝らしたものは、従来型パッケージの素子の実装効率を著しく改善している。しかしパッケージそのものの実装効率は向上しても、例えば積層したパッケージを固定したり、他の素子との電気的な導通をとるための枠が必要だったり、各パッケージから伸びたアウターリード同士を必要に応じて接合して全体を一つのアウターリードに成形し直してプリント基板にはんだ付けしたりするため、チップの投影面積に対して実装面積がかなり大きくなってしまい、半導体装置全体としての実装効率は必ずしも良くなかった。さらに、素子をパッケージングしたものを配線基板上に接続するため、はんだ付けやワイヤボンディング接続等の接続個所が増加し、半導体素子の電極から別の半導体素子の電極までの距離が長くなり、実装面積の増大をも招くことになっていた。また、複数個のチップを積層して一つのパッケージに収納する方式の場合も、チップサイズに比べてパッケージサイズが大きく、さらに、積層可能なチップの枚数にも限界があった。もちろんこの構造でも配線距離は長くなるので、構造上の信頼性の低下や回路全体の電気的な応答速度の低下につながる。
【0007】上述の半導体素子を複数個積層する方式であれば、パッケージサイズに関する問題は解決できるかもしれないが、例えば素子の周辺からフィルムリードを引き出し、引き出したフィルムリードに接続したピンによって電気的接続をとる場合には、引き出されたフィルムリードとは別構成のピンが素子の積層方向に伸びるため、製造上簡便に行えて、電気的にも配線距離を短くすることが可能であっても、半導体素子の電極から別の半導体素子の電極までに、フィルムリードを介して接続点の多い構造となり、やはり電気的信頼性の点で問題がある。
【0008】また素子側面に配線板を配置して素子を接続する方式(特開昭62−293749号)では、半導体素子同志が配線板によって固く固定されて柔軟性が無いため、半導体素子の運転に伴う膨張,収縮の影響を受けざるを得ない。
【0009】
【課題を解決するための手段】本発明は上記状況を鑑みてなされたものであり、実装効率が一段と高く、しかも半導体装置の運転時の発生熱による応力の問題を除去した半導体装置を提供しようとするものである。
【0010】本発明を要約すると、表面電極にバンプを形成した半導体素子を複数個積層し、当該素子の周辺に垂直に配列したリードとバンプを接合することによって複数個の素子を一体化した半導体装置である。
【0011】本発明による高密度実装型半導体装置の構成例を幾つか説明する。
【0012】第1例素子の端面に形成された表面電極にバンプを形成した半導体素子を複数個積層し、該素子の周辺に配列した複数のリードと対応する該バンプを接合して複数個の素子を電気的に一体化したことを特徴とする高密度実装型半導体装置。
【0013】第2例素子の端面周辺に形成した複数の表面電極とそれに電気的に接続された複数のバンプを有する半導体素子を複数個積層し、該素子の周辺に配列した複数のリードと該バンプを接合することによって複数個の素子を電気的に一体化したことを特徴とする高密度実装型半導体装置。
【0014】第3例素子の端面近傍に形成した多数の表面電極と該表面電極に対応する複数のバンプを形成した半導体素子を複数個積層し、該素子の周辺に配列した複数のリードと該バンプを電気的機械的に接合することによって複数個の素子を一体化したことを特徴とする高密度実装型半導体装置。
【0015】第4例素子の端面周辺に形成した複数の表面電極とそれに電気的に接続された複数のバンプを有する半導体素子を複数個積層し、該素子の周辺に配列した複数のリードと該バンプを接合することによって複数個の半導体素子を電気的に一体化し、その一体化された半導体素子を封止材で外界から遮断したことを特徴とする高密度実装型半導体装置。
【0016】第5例素子の端面近傍に形成した多数の表面電極と該表面電極に対応する複数のバンプを形成した半導体素子を複数個積層し、該素子の周辺に配列した複数のリードと該バンプを電気的機械的に接合することによって複数個の素子を一体化し、その一体化された半導体素子群を封止樹脂でモールドしたことを特徴とする高密度実装型半導体装置。
【0017】第6例表面電極にバンプを形成した半導体素子を複数個積層し、当該素子の周辺に垂直に配列したリードとバンプを接合することによって複数個の素子を一体化することを特徴とする高密度実装型半導体装置。
【0018】該リードは例えばJ型構造のリード又はガルウイング構造のリードである。
【0019】
【作用】本発明の半導体装置は各素子が素子周辺に垂直に配置されたリードによって接続されており、完成した装置を実装するのに必要な面積はチップサイズとほとんど変わらず、実装効率を極めて高くすことができる。
【0020】
【実施例】本発明の半導体装置の構造を実施例によって詳しく説明する。図1は素子1を二枚重ねた半導体装置であり、素子周辺の電極部に形成したバンプ2と図4(A)から(F)に示す各種リードを接合することによって作製できる(図1は図4(B)に示すリードを用いた場合の例である)。
【0021】図2は素子1を四枚重ねた例、図3は素子1を12枚重ねた例であり、いずれも上記同様に作製することができる。電極部に形成するバンプは金バンプが望ましく、しかも、素子表面の電極全面を覆うように形成することが望ましい。このような金バンプは金線を用いてワイヤボンデイングを行う際に形成する金ボールを電極表面に融着する方法、めっきあるいはガラス基板上にめっき法により形成した金バンプを転写する方法などによって形成することができる。
【0022】このバンプの形状は図4(A)に示すように素子の側面にせりだすように形成した場合には図4(A)3に示す形状のリードを側面から接合することができる。また、図4(B)に示すように素子の上面に形成した場合には図4(B)3に示す形状のリードを用い素子の上面から接合すれば良い。本発明においてはリード先端部の形状は特に限定されるものではなく、図1から図3に示したJ型リードの他に、図4(C)3及び(D)3に示すようなガルウイング型、あるいは図4(E)3及び(F)3に示すようなストレート型のいずれを用いても良い。
【0023】また、リードは最初にストレート型のものを取り付けておき、後からJ型あるいはガルウイング型に加工しても良い。なお、各リードと金バンプの接合には種々の加熱方式を用いることができるが、接合部以外に不要な熱を加えないためにはレーザ光による局部加熱融着方式が望ましい。
【0024】本発明に用いる半導体素子は表面にポリイミド,エポキシ樹脂,シリコーン樹脂などのチップコート膜を形成しておくことにより、組立て後全体を特に樹脂封止しなくても十分な信頼性が得られるが、より高度な信頼性を必要とする場合にはエポキシ樹脂などの樹脂組成物による封止、無溶剤系の低弾性ゴム状樹脂をチップの上下面,隙間あるいはチップの側面部に塗布または含浸することが望ましい。
【0025】
【発明の効果】半導体素子の高密度実装が可能になり、電子機器の小型軽量化,高機能化に役に立つ。




 

 


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