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発明の名称 可変遅延回路、及びこれを用いた半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−61810
公開日 平成6年(1994)3月4日
出願番号 特願平4−236552
出願日 平成4年(1992)8月12日
代理人 【弁理士】
【氏名又は名称】玉村 静世
発明者 川井 信太郎 / 山岸 幹生 / 益田 昇
要約 目的
ゲート負荷を用いる場合に比べて素子数と消費電力を低減でき、クロック信号の位相調整がやり易いように遅延時間変化をニアにできる可変遅延回路を提供する。

構成
容量電極の一方が電源に結合された容量素子5の他方の容量電極とクロック信号線3との間に、直列接続した複数個の相補型MOSトランスファゲート1を設けて成る可変容量手段2を有し、前記相補型MOSトランスファゲート1のスイッチ状態を設定して前記クロック信号線3側から見た容量値を決定する設定手段4を設け可変遅延回路DELを構成する。
特許請求の範囲
【請求項1】 容量電極の一方が電源に結合された容量素子の他方の容量電極とクロック信号線との間に、直列接続した複数個の相補型MOSトランスファゲートを設けて成る可変容量手段を有し、前記相補型MOSトランスファゲートのスイッチ状態を設定して前記クロック信号線側から見た容量値を決定する設定手段を設けて成るものであることを特徴とする可変遅延回路。
【請求項2】 前記容量素子は、ソース及びドレインが接地電位に結合されるNチャンネル型MOSトランジスタと、ソース及びドレインが電源電位に結合されるPチャンネル型MOSトランジスタとを備え、双方のMOSトランジスタのゲートが、前記他方の容量電極を構成して成るものであることを特徴とする請求項1記載の可変遅延回路。
【請求項3】 前記クロック信号線に前記可変容量手段を複数個並列的に結合し、夫々の可変容量手段が前記設定手段で制御されるものであることを特徴とする請求項1又は2記載の可変遅延回路。
【請求項4】 前記クロック信号線には更に、前記可変容量手段を複数個並列的に結合した回路を選択ゲートを介して結合し、選択ゲートを介してクロック信号線に結合される可変容量手段と選択ゲートを介さずにクロック信号線に結合される可変容量手段とが、前記設定手段で生成される信号によって共通に制御されるものであることを特徴とする請求項3記載の可変遅延回路。
【請求項5】 前記クロック信号線に挿入された回路素子の入力側及び出力側に、相互に同一の前記可変容量手段を同数づつ複数個並列的に結合し、回路素子の入力側に結合された可変容量手段と前記回路素子の出力側に結合された可変容量手段とが、前記設定手段で生成される信号によって共通に制御されるものであることを特徴とする請求項1又は2記載の可変遅延回路。
【請求項6】 前記クロック信号線に挿入された回路素子の入力側及び出力側には更に、相互に同一の前記可変容量手段を同数づつ複数個並列的に結合した回路を選択ゲートを介して結合し、前記回路素子の入力側及び出力側の双方において選択ゲートを介してクロック信号線に結合される可変容量手段と選択ゲートを介さずにクロック信号線に結合される可変容量手段とが、前記設定手段で生成される信号によって共通に制御されるものであることを特徴とする請求項5記載の可変遅延回路。
【請求項7】 クロックパルスジェネレータと、これによって生成されるクロック信号を分周する分周回路と、分周回路で得られたクロック信号の信号線に接続される請求項1乃至6の何れか1項記載の可変遅延回路とを含んで1個の半導体基板に形成されて成るものであることを特徴とする半導体集積回路装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、クロック信号の位相調整用に適用される可変遅延回路、さらには高速LSI用の位相/周波数分離(PF分離)制御方式のクロック調整に技術に関し、例えば、クロック信号位相に対する微小可変並びに可変幅の2倍化機構を要する回路構成に適用して有効な技術に関する。
【0002】
【従来の技術】従来の可変遅延回路は大きく2つに分類される。一つはゲート負荷を利用したP/F分離方式のもの、もう一つはVCO(電圧制御発振器)を利用したPLL(フェーズ・ロックド・ループ)回路である。ゲート負荷を利用する場合にはクロック経路に各種ゲートが配置される。PLL回路を利用する場合には位相比較器とVOCとの間に適当な回路を挿入して周波数を逓倍して行う。このような周波数逓倍の回路構成について記載された文献の例としては昭和56年6月30日に株式会社朝倉書店発行の「集積回路応用ハンドブック」第65頁がある。
【0003】
【発明が解決しようとする課題】しかしながら、ゲート負荷を利用したP/F分離方式の遅延回路では使用するゲート量が大きくなって、素子数と電力消費の増大を招く。更に、遅延時間の制御性にリニアリティがなく、クロック信号の位相調整を微小可変幅を以って容易に行うことができない。また、VCOを利用したPLL方式の可変遅延回路はCMOSでは実現し難いことが明らかにされた。
【0004】本発明の目的は、ゲート負荷に比べて比較的少ない素子数を以って且つ電力消費量の増大を抑えつつクロック信号の位相調整を行うことができる可変遅延回路を提供することにある。本発明の別の目的は、クロック信号に対する遅延時間の制御性にリニアリティーのある(微小可変幅を以って位相調整可能な)可変遅延回路を提供することにある。本発明の更に別の目的は、上記夫々の目的に加えてCMOS回路で実現できる可変遅延回路を提供することにある。
【0005】本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【0006】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0007】すなわち、直列接続した複数個の相補型MOSトランスファゲートを可変容量手段として採用し、これをクロック信号線に接続し、前記相補型MOSトランスファゲートのスイッチ状態を設定して前記接続点から見た容量値を決定する設定手段を設けて、可変遅延回路を構成するものである。
【0008】遅延の可変幅を全体として大きくするには、可変容量手段を複数個並列的にクロック信号線に結合し、可変容量手段の相補型MOSトランスファゲートを個々にスイッチ制御すればよい。
【0009】遅延変化の傾きを選択可能にするには、前記クロック信号信号線には更に、前記可変容量手段を複数個並列的に結合した回路を選択ゲートを介して結合し、選択ゲートを介してクロック信号線に結合される可変容量手段と選択ゲートを介さずにクロック信号線に結合される可変容量手段とを、設定手段で生成される信号によって共通に制御すればよい。
【0010】前記クロック信号線に挿入された回路素子の入力側と出力側との間で対応を採って遅延を設定するには、前記可変容量手段で構成される回路をその入力側と出力側とで等しくし、双方の回路を前記設定手段で共通に制御する。
【0011】
【作用】上記した手段によれば、相補型MOSトランスファゲートを信号線側から順次オン状態に制御すると、そのオン状態にされる相補型MOSトランスファゲートの数に比例して、相補型MOSトランスファゲートのゲート・ソース間、ゲート・ドレイン間容量及びダイオード容量が順次信号線に付加され、信号線の遅延成分としての容量成分が増えたのと等価になり、このことが、信号線に伝播されるクロック信号に対する遅延時間の制御性に微小可変幅を以ってリニアリティーを持たせる。また、可変容量手段は貫通電流を流さず、また、可変容量手段における1個のMOSトランジスタによって得られる容量成分はゲート負荷に比べて比較的大きく、このことが、ゲート負荷に比べて比較的少ない素子数を以って且つ電力消費量の増大を抑えつつクロック信号の位相調整を行うことができる可変遅延回路を実現する。
【0012】
【実施例】図1には本発明に係る可変遅延回路DELの基本形の一実施例が示される。可変遅延回路の基本形は、直列接続した複数個例えば4個の相補型MOS(以下単にCMOSとも記す)トランスファゲート1を可変容量手段2として備え、これをクロック信号線3に接続し、前記相補型MOSトランスファゲート1のスイッチ状態を設定して前記接続点から見た容量値を決定する手段(以下設定手段とも記す)4を設けて構成される。夫々のCMOSトランスファゲート1は、Pチャンネル型MOSトランジスタQp1とNチャンネル型MOSトランジスタQn1をソース・ドレインを介して並列的に接続し、双方のトランジスタQp1,Qn1ゲートにはインバータINVを介して相互にレベル反転された信号が供給されるようになっている。この可変容量手段2の終端には、ソース及びドレインが接地電位Vssに結合されるNチャンネル型MOSトランジスタQn2と、ソース及びドレインが電源電位Vddに結合されるPチャンネル型MOSトランジスタQp2を備え、双方のMOSトランジスタQn2,Qp2のゲートが、可変容量手段2の終端に結合されて成る容量素子5が配置されている。
【0013】夫々のCMOSトランスファゲート1は前記設定手段4の出力によってスイッチ制御される。例えば、設定手段4がCMOSトランスファゲート1と一対一対応するフリップフロップを備えるとき、そのフリップフロップの状態に従ってCMOSトランスファゲート1がスイッチ制御される。フリップフロップの状態は、特に制限されないが、CPU(中央処理装置)或はマイクロプロセッサのようなデータ処理手段で初期設定したり、或は、外部端子など介して与えられる数ビット分の信号のデコード結果に従って制御したりすることができる。また、クロック信号線3に伝播されるクロック信号の周波数に応じて遅延量を決定するような場合には、その数ビット分の信号レベルの組み合わせはクロック信号周波数と関連付けておけばよい。
【0014】CMOSトランスファゲート1をクロック信号線3側から順次オン状態に制御すると、そのオン状態にされるCMOSトランスファゲート1の数に比例して、CMOSトランスファゲート1のゲート・ソース間、ゲート・ドレイン間容量及びダイオード容量が順次クロック信号線3に付加され、クロック信号線3の遅延成分としての容量成分が増えたのと等価になう。これによって、クロック信号線3に伝播されるクロック信号に対する遅延時間の制御性に微小可変幅を持ったリニアリティーを得ることができる。また、可変容量手段2は貫通電流を流さず、また、1個のMOSトランジスタによって得られる容量成分はゲート負荷に比べて比較的大きく、この点において、ゲート負荷に比べて比較的少ない素子数を以って且つ電力消費量の増大を抑えつつクロック信号の位相調整を行うことができる。
【0015】図2には図1の基本形を適用した種々の実施例が示される。尚、図2において前記容量素子5は図示を省略してある。容量素子5は夫々の可変容量手段2に専用化しても、また、複数個の可変容量手段2で共用してもよい。
【0016】図2の(A)においてクロック信号線に回路素子としてインバータ6が挿入されている。このインバータ6は例えばクロック信号の波形整形若しくはクロックドライバとして機能される。このとき、インバータ6の入力側と出力側に夫々一つづつ可変容量手段2を配置し、双方の可変容量手段2を前記一つの設定手段4で共通に制御する。すなわち、設定手段4はスイッチ制御信号S1〜S4を出力し、例えばスイッチ制御信号S1はインバータ6の入力側並びに出力側双方の可変容量手段における最上位側のCMOSトランスファゲート1を共通にスイッチ制御する。これにより、インバータ6の入力側と出力側との間で対応を採って遅延を設定することができる。
【0017】図2の(B)においては、インバータ6の入力側及び出力側の夫々に、4列分の可変容量手段2を並列的に配置し、前記同様に可変容量手段2を入力側並びに出力側で共通に前記設定手段4で制御する。この場合設定手段4はスイッチ制御信号S1〜S16を出力する。これにより、図2の(A)の場合に比べて遅延の可変幅を全体として大きくすることができる。この様子は図3の(A)と(B)を比較すれば明らかである。図3の(A)は図2(A)に対応され、図3の(B)は図2の(B)に対応された特性図である。図3において縦軸は遅延時間(nsec)を表し、横軸はオン状態のCMOSトランスファゲートの数を表す。
【0018】図2の(C)においては、図2の(B)の構成に対して更に、4列分の可変容量手段2を並列的に結合した回路を選択ゲート7を介して、前記インバータ6の入力側及び出力側の夫々に結合し、選択ゲート7に接続された可変容量手段2と選択ゲート7に非接続の可変容量手段2とを共通のスイッチ制御信号Si(i=1〜16)で制御する。この様子はスイッチ制御信号S16を代表として図示されている。これにより、選択ゲート7をオン状態にするかオフ状態にするかによって、遅延変化の傾きを選択できるようになる。これは、図2の(C)に対応される図3の(C)に示される特性図からも明らかである。
【0019】図4には本発明に係る可変遅延回路を適用したマイクロコンピュータシステムの一実施例ブロック図が示される。このシステムは、特に制限されないが、マイクロプロセッシングユニット(MPU)10、マイクロプロセッシングユニット10の動作プログラムを保有するROM(リード・オンリ・メモリ)11、マイクロプロセッシングユニット10のの作業領域若しくはデータの一時記憶領域とされるDRAM(ダイナミック・ランダム・アクセス・メモリ)12、DRAM12のリフレッシュ制御などを行うためのDRAMコントローラ13、SCI(シリアル・コミュニケーション・インタフェース・コントローラ)14、DMAC(ダイレクト・メモリ・アクセス・コントローラ)15、及びタイマカウンタ16などを備え、それらはバス17で接続されている。このシステムの各種動作クロック信号は、クロックパルスジェネレータ20と、これによって生成されるクロック信号を分周する分周回路21と、分周回路21で得られたクロック信号の信号線に前記可変遅延回路を設けて成る可変遅延回路ユニット22とによって形成される。可変遅延回路ユニットから出力されるクロック信号は所要の回路モジュールへ供給される。図4に示されるマイクロコンピュータシステムは、回路基板としてのボードに構成されるものであってもよいし、また、シリコンのような1個の半導体基板に半導体集積回路として構成されたものであってもよい。半導体集積回路化される場合には、バスインタフェース回路を内蔵することができる。
【0020】図5には図4のクロック信号生成系の詳細が示される。図5の可変遅延回路ユニット22はi+1個の可変遅延回路DEL0〜DELiを備える。各可変遅延回路DEL0〜DELiは図1並びに図2に示される適宜の回路構成が採用されている。ここで例えば、可変遅延回路DEL0〜DELiで設定される遅延時間はクロックパルスジェネレータ20から出力されるクロック信号周波数に従って決定されるべきものとする。このとき選択可能な動作周波数が8種類であるとすると、外部からそれを示すために3ビットの信号D0〜D2が論理回路23に与えられる。論理回路23は、その指示されたクロック周波数に対応して夫々の可変遅延回路DEL0〜DELiに対して所定個数のCMOSトランスファゲート1をオン状態にするために必要なデータを可変遅延回路の設定手段に出力する。このときのクロック信号に対する遅延制御は、例えばノン・オーバーラップの2相クロック信号におけるノン・オーバーラップ間隔時間の設定に関与させることができる。また、前記信号D0〜D2は外部端子を介して供給される信号、或はマイクロプロセッシングユニット10によって初期設定される信号の何れであってもよい。
【0021】以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、可変遅延回路はクロック信号供給経路の適宜の位置に配置することもできる。また、可変容量手段を構成するCMOSトランスファゲートの直列段数、更には可変容量手段の並列段数は上記実施例に限定されず適宜変更可能である。また、可変容量手段の終端に位置する容量素子は必ずしもCMOS構成でなくてもよい。また本発明は、図5に示されるような構成を持つクロックモジュールとして適用することもできる。
【0022】本発明は、少なくともクロック信号の位相を調整する必要のある条件のものに適用することができる。
【0023】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0024】(1)遅延を発生させるのにゲート負荷ではなくCMOSトランスファゲートを用いるので、ゲート負荷に比べて比較的少ない素子数を以って且つ電力消費量の増大を抑えつつクロック信号の位相調整を行うことができる。
(2)遅延時間はCMOSトランスファゲート数とリニアな関係にあるので、微小可変幅を以ってリニアにクロック信号の遅延時間若しくは位相を制御でき、クロック信号の位相調整そしてその設計がやり易くなる。
(3)可変容量手段を複数個並列的にクロック信号線に結合し、可変容量手段のCMOSトランスファゲートを個々にスイッチ制御することにより、遅延の可変幅を全体として大きくすることができる。
(4)クロック信号線には更に、可変容量手段を複数個並列的に結合した回路を選択ゲートを介して結合し、選択ゲートを介してクロック信号線に結合される可変容量手段と選択ゲートを介さずにクロック信号線に結合される可変容量手段とを、設定手段で生成される信号によって共通に制御することにより、遅延変化の傾きを選択できるようになる。
(5)クロック信号線に挿入された回路素子の入力側と出力側に前記可変容量手段で構成される回路を等しく構成し、双方の回路を前記設定手段で共通に制御することにより、クロック信号線に挿入された回路素子の入力側と出力側との間で対応を採って遅延を設定することができる。




 

 


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