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発明の名称 量子細線及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−61506
公開日 平成6年(1994)3月4日
出願番号 特願平4−208790
出願日 平成4年(1992)8月5日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 和田 恭雄 / 近藤 誠一 / 久▲禮▼ 得男 / 宇田 毅 / 市口 恒雄 / 岡崎 信次
要約 目的
超高速信号伝達特性を持たせた量子細線の製造方法の提案。

構成
基板上の絶縁膜に十分に小さい寸法の溝を形成し、原子或いは分子を基板上及び溝内に供給し、該原子或いは分子を供給中或いは供給後に該原子或いは分子が移動するに十分な温度に加熱し、上記溝の角部に量子細線を形成させる。
特許請求の範囲
【請求項1】原子を互いの電子が相互作用を持つようにランダムに集積して形成した量子細線。
【請求項2】基板上面に十分に小さい寸法の溝を形成すること、原子或いは分子を前記基板上及び溝内に供給すること、該原子或いは分子を供給中或いは供給後に該原子或いは分子が移動するに十分な温度に加熱することよりなることを特徴とする量子細線の製造方法。
【請求項3】基板上面に十分に小さい寸法の溝を形成すること、前記溝内に絶縁膜を堆積すること、該絶縁膜をエッチングして微小な開口部を設けること、該開口部中に導電体を形成するよりなることを特徴とする量子細線の製造方法。
【請求項4】基板上面に十分に小さい寸法のV字型溝を形成すること、前記V字型溝部分に導電体を形成すること、該導電体をエッチングして前記V字型溝内の底の部分のみに導電体残すことよりなることを特徴とする量子細線の製造方法。
【請求項5】基板上面に十分に小さい寸法の凸部を形成すること、該凸部の周辺に溝を形成すること、該溝中に導電体を形成することよりことを特徴とする量子細線の製造方法。
【請求項6】基板上面に十分に小さい寸法の凸部を形成すること、該凸部周辺に導電体を形成すること、該導電体をエッチングすることにより該凸部周辺に微細な量子細線を形成することよりなることを特徴とする量子細線の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は超高密度、超高速論理回路を実現するための超微細エレクトロニクスデバイスの構成方法に関し、更に詳述すれば、複数の原子を一列、あるいは平面的又は立体的に複数列、もしくは環状又は球状に秩序立てて或いはランダムに並べることにより形成し、超高速信号伝達特性を持たせた量子細線およびその製造方法に関するものである。
【0002】
【従来の技術】従来の半導体エレクトロニクスデバイスにおいては、半導体基板中に形成したトランジスタ等のスイッチングデバイスと、これらのデバイス間を電気的につなげる配線からなる構造において、スイッチングデバイスの出力は配線を通って次段のデバイスに入力される構成となっているのが一般的である。
【0003】このためスイッチングデバイスのスイッチング時間はデバイス自身の性能よりも、配線の抵抗と容量によって決まる時定数に左右されることになっている場合が多い。即ち、従来の半導体エレクトロニクスデバイスにおいては、スイッチング素子であるトランジスタのスイッチング時間というよりも、トランジスタ間を結ぶ配線の時定数によってシステム全体のスイッチング時間が決まるため、物理的な速度限界が生じていた。
【0004】しかしながらデバイス寸法を等方的に縮小するいわゆるスケーリング則によりデバイスを微小化することにより、システム性能は向上させることが出来てきたため、この問題は余り検討されてこなかった。
【0005】この問題をより詳細に述べると、配線の比抵抗をρ、長さをl、幅をw、配線下部の絶縁膜厚をt、絶縁膜の誘電率をεとすると、配線容量C及び配線の抵抗Rは次式で表される。
【0006】
C=εlw/t (1)
R=ρl/w (2)
従って配線の信号遅延τは次式で表される。
【0007】
τ=CR=ερl2/t (3)
このような配線遅延を小さくするためには、式(3)より、配線の長さを小さくする、あるいは絶縁膜の厚さを厚くすることが有効である。
【0008】しかしながら、従来のエレクトロニクスでは、配線寸法は半導体装置の最小加工寸法で制限されるため、現状では0.3μm、今後技術開発が進んだとしてもせいぜい0.1μm程度までの微細加工が寸法縮小の限度である。一方絶縁膜の膜厚も設計バランス以上に厚くすると断線等の不良原因となるため、おのずと限度が有る。
【0009】従って現在のデバイス構造を縮小して高速化するのには物理的、技術的な限界が有り、一層の高速スイッチングを実現するためには全く新しいデバイス構造と微細配線構造が必要である。
【0010】
【発明が解決しようとする課題】本発明は集積度、速度といった現在の論理回路素子の限界を超えるために為されたものである。現在の構造を持つ半導体デバイスの縮小限界の0.1μmを越え、より高性能なシステムを実現するため、0.01μm程度或いはそれ以下の寸法を持つ、いわゆる量子効果デバイスが提案されているが、0.01μm程度のデバイス寸法に見合った微細な配線構造は殆ど検討されておらず、このため微細なデバイス寸法を生かした高い集積限界が実現できる見通しは得られていないのが現状である。本発明はこのような限界を超える超高集積、高密度配線を提供するものである。
【0011】
【課題を解決するための手段】本発明は上記従来技術の限界を超えるために、極微細な量子レベルの配線構造を開示し、超高速論理デバイス及びメモリデバイスの高性能配線を可能にする手段を提供するものである。具体的には、0.01μm以下の寸法を持つ量子デバイスに対応した0.01μm以下の寸法レベルの量子細線を使用した配線構造を実現する手段を開示するものである。
【0012】この構造をとることにより、量子デバイスの寸法に対応した極微細配線を実現出来るため、超高速信号伝達が可能となり、従来のデバイスによる限界に比較してはるかに高速化、高密度化、高性能化された配線構造を実現できる。
【0013】
【作用】本発明で開示する量子細線の基本構造とその作用を説明する。
【0014】図1は基板1上に絶縁膜2を介して形成された量子細線3からなる基本構成において、量子細線3の両端を入力4及び出力5に接続すると、入力4から入力された信号は、量子細線3を伝搬して出力5に出力される。量子細線3をスイッチング素子からの入力につなげることにより、スイッチング信号を高速に伝搬できる。更に量子細線3を次段のスイッチング素子及び量子細線につなげることによりスイッチング信号を次段以降に高速伝搬可能である。
【0015】従来の方法では、量子細線3に対応する配線の寸法はリソグラフィの最小寸法で決まっていたため、前述のように0.1μm程度が縮小限界であった。本発明では、従来技術よりも1桁以上小さい寸法の配線構造を開示する。
【0016】
【実施例】以下本発明を実施例に基づき詳細に説明する。
(実施例1)本発明で開示する量子細線の製造方法の第一の実施例を図2(a)(b)を用いて説明する。シリコン等からなる基板11と、その上に形成された絶縁膜12からなる基本構成において、基板11に微細加工技術を用いて溝13を形成する。絶縁膜12を化学蒸着法(Chemical Vapor Deposition;CVD)により成長させると、溝13の端部14は十分に原子レベルで尖鋭化する。この理由は端部14への原子の供給量が少なくなるためである。
【0017】このような構成において、絶縁膜12上に配線を形成すべき金属原子15を分子線蒸着法(Molecular Beam Deposition;MBD)等を用いて供給する。堆積直後は全くランダムに分布している金属原子15は、100〜500℃程度の比較的低温でアニールすることにより、図2(b)に示すように溝13の端部14に集まり、原子レベルの量子細線16を形成する。このように溝端部に原子が移動する理由は、表面エネルギが溝端部で小さく、原子が安定に存在しうるためと説明されている。
【0018】従って、量子細線16の太さは蒸着する金属原子15の量により精度良く制御可能である。該金属原子15は基板11の温度を100〜500℃程度に保ちながら基板11上の絶縁膜12上に堆積しても良い。この理由は分子あるいは原子を堆積中に加熱した方が分子あるいは原子の表面での移動エネルギが大きいため、分子あるいは原子が表面を移動しやすくなり、容易に端部14に集まるため、比較的低温で量子細線を形成できる事にある。
【0019】本実施例では、シリコン(100)面、10Ωcmのウエハを用い、深さ100nmの溝を電子線リソグラフィ技術とドライエッチング技術により形成後、モノシランとアンモニアを用いて600℃で反応させ、厚さ10nmの窒化シリコン(Si3N4)膜を形成した。その後真空蒸着法によって、基板温度300℃で白金パラジウム合金を1/100モノレーヤー蒸着した。
【0020】その結果、溝端部14に約6nmの太さの量子細線を形成出来た。白金パラジウム合金の代りに金を用いても同様な量子細線を形成可能であった。この場合は蒸着時の基板温度を170℃程度と低くすることが有効であった。
【0021】更にポリアエチレン、フラーレン(C60)のような有機化合物についても同様な方法で量子細線が形成可能であることを確認した。この場合は、ルビジウム、カリウム等のドーパントを添加することが必要であった。
【0022】基板11、絶縁膜12、量子細線16の構成材料は本実施例に挙げたもののみではなく、例えば基板材料はヒ化ガリウム等の半導体、グラファイト等の層状化合物等を用いることができる。又絶縁膜材料はシリコン酸化物、シリコン窒化膜等のアモルファス材料あるいは石英等の結晶材料を用いることが可能である。
【0023】量子細線の導電体材料は金属、半導体等を用いることが可能であり、熟練した研究者であれば適切な組合せを選択することが可能である事は言うまでもない。この実施例では出来た量子細線は原子がランダムに集積した状態又はアモルファスに近い状態であった。
【0024】(実施例2)本実施例では、サイドウオールを用いた量子細線の製造方法を開示する。図3(a)は基板21上に絶縁体からなる凸部22を形成後導電体となるべき金属膜23をコンフォーマルに形成した状態を示す。図3(b)は異方性エッチングにより金属膜23をエッチングし凸部22の両端に量子細線24を残した状態を示す。量子細線24の太さはエッチング量により制御可能である。
【0025】例えば本実施例ではp型(100)面、10Ωcmのシリコンウエハに通常の熱酸化法により酸化膜を1000nmの厚さに成長させたものを基板として用いた。厚さ100nmの窒化シリコン膜を凸部22として形成し、金属膜としてアルミニウムをスパッタ法により100nmの厚さに成長させ、更に並行平板型の反応性イオンエッチング装置を用い反応ガスとして四塩化炭素を10sccm流しながら、反応圧力2torrで該アルミニウム層をエッチングし、太さ7nmの量子細線24を得た。
【0026】本実施例に示された材料、構成は応用例の一部であり、必ずしも全ての例を網羅している訳ではなく、本発明の主題は量子細線製造方法で有ることはいうまでもない。
【0027】この実施例では出来た量子細線はアモルファスまたは結晶に近い状態になっていた。
【0028】(実施例3)本実施例ではV字型にエッチングされた基板表面のV字底部に量子細線を形成する方法について開示する。
【0029】図4(a)は基板31にV字型の溝32を形成し、更に導電体33を堆積した状態を示す。このような基板を図4(b)に示すように異方性エッチングすると、導電体33はV字型溝32の底部のみに残り、量子細線34が形成される。
【0030】本実施例では、p型(100)面、10Ωcmのシリコンウエハにリソグラフィ技術と水酸化カリウム水溶液による異方性エッチング技術によってV字型の溝を形成し、更に絶縁膜として、酸化シリコン膜を熱酸化法により100nmの厚さに成長させたものを基板31として用いた。熱酸化における1000℃程度の高温をかけられない場合は、例えばプラズマCVD法等の低温膜堆積方法を用いることも出来る。
【0031】このように用意した基板31にCVD法によりタングステン膜33を厚さ100nm堆積し、3塩化硼素(BCl3)をエッチングガスとして反応性マイクロ波エッチングによりエッチングすると、V字型溝32の底部に太さ5nmの量子細線34を形成出来た。
【0032】この実施例では出来た量子細線はアモルファスまたは結晶に近い状態になっていた。
【0033】(実施例4)本実施例ではマスクパターン周辺に極微細な量子細線を形成する方法について開示する。
【0034】図5は基板41にエッチングマスク42を形成し、更に反応性イオンエッチングにより基板41をエッチングすると、エッチングマスク42の周辺部分のみが急速にエッチングされ、トレンチ43が形成される。このような構造の基板に金属薄膜を堆積し、再び反応性イオンエッチングで金属薄膜を異方性エッチングすると、図5に示したように量子細線44を実現できた。
【0035】n型(111)面、10Ωcmのシリコンウエハに厚さ200nmのシリコン酸化膜からなるエッチングマスクを形成後、エッチングガスとして3臭化硼素(BBr3)を用い、並行平板型反応性イオンエッチング装置によりガス圧力3torrでエッチングを行い、エッチングマスク42の周辺部に深さ400nm、上辺の幅50nmのトレンチを形成した。
【0036】このように用意した構造を900℃でドライ酸化し,厚さ20nmの酸化膜を成長させ、幅10nmのトレンチを得た。CVD法でアルミニウムを厚さ300nm堆積し、反応性イオンエッチングで異方性エッチングするとトレンチ内に太さ10nmの量子細線を実現できた。
【0037】この実施例では出来た量子細線はアモルファスまたは結晶に近い状態になっていた。
【0038】(実施例5)本実施例ではCVD法で堆積した酸化シリコン膜の表面特性を利用した量子細線の形成方法について開示する。図6(a)は基板51に凹部52を形成した後、CVD法で酸化シリコン膜53を堆積し、更に希釈したフッ化水素酸水溶液でエッチングし、トレンチ54を形成した状態を示す。
【0039】このようなトレンチ54が形成される理由はCVD法で堆積された酸化シリコン膜の表面は安定化されているため、トレンチ内が徐々に酸化シリコン膜で埋められ最終的に左右から2つの表面が出会って完全に埋められたように見えても、実際にはこれらの表面は化学的に完全に結合しておらず、フッ化水素酸水溶液でエッチングすると、この界面が急速にエッチングされるためである。
【0040】従って十分に希薄なエッチング液を用いることによりトレンチ54の幅を制御可能である。このような現象は一般的に絶縁膜の堆積層に起こり、多結晶シリコン等の半導体では観測されない。これは原子間の結合状態の差異に起因すると考えられる。
【0041】図5(b)はこのように用意した基板にCVD法によりシリコンを堆積し、反応性イオンエッチングでエッチングして、量子細線55を実現した状態を示す。量子細線55の材質はタングステン、モリブデン、アルミニウム等の金属も用いることができる。
【0042】n型(111)面、10Ωcmのシリコンウエハにリソグラフィとエッチング技術により深さ100nm、幅100nmの凹部を形成し、アンモニア水溶液と過酸化水素水からなる、いわゆるRCA洗浄液で表面を十分に洗浄して清浄化した。減圧CVD法で酸化シリコン膜を厚さ70nm堆積し、凹部を酸化シリコンで埋める。
【0043】このような構造を用意した後、50%フッ化水素酸水溶液を100倍に希釈したエッチング液で10秒間エッチングし、超純水で洗浄した。このエッチングにより、酸化シリコン膜の表面が出会った部分のみが急速にエッチングされ、上辺の幅5nm、深さ30nmのトレンチが形成できた。
【0044】多結晶シリコンをモノシラン(SiH4)を原料ガスとして減圧CVD法で厚さ50nm堆積後、マイクロ波プラズマエッチングで異方性エッチングすると、トレンチ中に太さ4nmの多結晶シリコンの細線が形成された。
【0045】本実施例において基板51の材質、絶縁膜53の材質、厚さ、量子細線55の材質等はここに例示したものに限らない事は言うまでもない。基板51はグラファイト、二硫化モリブデン等の層間化合物、ヒ化ガリウム等の半導体、石英等の絶縁体等電気的に絶縁作用の有る材料或いはその上に電気的に絶縁作用の有る材料を形成できる材料であれば原理的に使用可能である。
【0046】絶縁膜53は一般的には酸化シリコンが適当であるが、窒化シリコン、酸化アルミニウム等の絶縁材料を用いることができる。量子細線55の材質は導電体であれば特にここに挙げたものに留まらない。いずれも熟練した研究者であれば適切な組合せを選択可能である。
【0047】この実施例では出来た量子細線はアモルファスまたは結晶に近い状態になっていた。
【0048】以上5つの実施例についての量子細線の特性について説明する。図7は量子細線の信号応答を示したもので、入力信号に対する出力信号の時間応答特性を示している。図から明らかなように、本発明による量子細線を信号線として用いれば、信号の時間遅延はほぼ無視できる程度に小さくすることが可能である。
【0049】この理由はこのような小さい構造においては、式(3)に示したような単純な抵抗と容量で決まる時定数ではなく量子力学的バリスティック電導が主な電導機構となるためである。従って従来のエレクトロニクス回路における配線構造と比較してはるかに高速な信号伝達が可能である。
【0050】(実施例6)本実施例では、以上の実施例で開示した量子細線の応用について例示する。図8(a)および(b)は基板61上に形成した量子細線62と、絶縁体膜63、導電体64からなる構造の断面図および平面図を示したものである。量子細線62の電導度は導電体64に印加した電圧により絶縁体63を介して量子細線62の電導度を制御できる。
【0051】本実施例では太さ5nmのシリコンからなる量子細線62と、厚さ10nmのシリコン酸化膜からなる絶縁膜63と、厚さ100nmのアルミニウムからなる導電体64からなる構造において、導電体64に1Vの電圧を印加することにより、量子細線62の入力65から出力66への電導度を8桁変えることができた。これは本発明で開示した量子細線がスイッチングデバイスとしても使用可能であることを示している。
【0052】
【発明の効果】以上の実施例から明らかなように、本発明による量子細線をによれば、従来のトランジスタのスイッチング作用を用いた回路と比較して高速な動作を可能にするため、超高性能な計算機等の情報処理装置を実現可能である。




 

 


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