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半導体集積回路装置 - 株式会社日立製作所
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発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−61454
公開日 平成6年(1994)3月4日
出願番号 特願平4−212855
出願日 平成4年(1992)8月10日
代理人 【弁理士】
【氏名又は名称】秋田 収喜
発明者 池田 修二 / 佐伯 亮
要約 目的
量産性に優れ、かつシリコンデバイスへの整合性に優れた新規な負性特性素子を提供する。また、前記負性特性素子を使用し、SRAMのメモリセルを構成する。

構成
基板1上に形成した珪素薄膜11に同一チャネル導電型で、しきい値電圧が相互に異なり、かつ電気的に接続された負性特性用MISFETQH及びQL を構成する。また、前記負性特性用MISFETQH 及びQL 、抵抗素子R、情報蓄積用容量素子C、転送用MISFETQT でSRAMのメモリセルMを構成する。
特許請求の範囲
【請求項1】 基板主面上に形成された珪素薄膜にソース領域、チャネル形成領域、ドレイン領域の各々を順次チャネル長方向に配列し、前記珪素薄膜のチャネル形成領域の上部又は下部にゲート絶縁膜を介在しゲート電極を構成した薄膜構造の絶縁ゲート型電界効果トランジスタを備えた半導体集積回路装置において、第1しきい値電圧を有する薄膜構造の第1絶縁ゲート型電界効果トランジスタを構成するとともに、前記第1絶縁ゲート型電界効果トランジスタのチャネル導電型と同一チャネル導電型で構成され、前記第1絶縁ゲート型電界効果トランジスタの第1しきい値電圧と異なる第2しきい値電圧に設定され、前記第1絶縁ゲート型電界効果トランジスタのゲート電極にゲート電極が電気的に短絡され、かつ前記第1絶縁ゲート型電界効果トランジスタのソース領域又はドレイン領域にドレイン領域又はソース領域が電気的に直列に接続された、薄膜構造の第2絶縁ゲート型電界効果トランジスタを備えたことを特徴とする半導体集積回路装置。
【請求項2】 前記請求項1に記載される、薄膜構造の第1絶縁ゲート型電界効果トランジスタのドレイン領域又はソース領域に第1電源が供給されるとともに、第2絶縁ゲート型電界効果トランジスタのソース領域又はドレイン領域に第1電源に比べて低い第2電源が供給され、前記第1絶縁ゲート型電界効果トランジスタの第1しきい値電圧が第2絶縁ゲート型電界効果トランジスタの第2しきい値電圧に比べて高く設定されることを特徴とする半導体集積回路装置。
【請求項3】 前記請求項1又は請求項2に記載される、薄膜構造の第1絶縁ゲート型電界効果トランジスタのチャネル形成領域、第2絶縁ゲート型電界効果トランジスタのチャネル形成領域の夫々は、前記第1絶縁ゲート型電界効果トランジスタのソース領域又はドレイン領域及び第2絶縁ゲート型電界効果トランジスタのドレイン領域又はソース領域が廃止され、直接、電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項4】 前記請求項1又は請求項2に記載される、薄膜構造の第1絶縁ゲート型電界効果トランジスタのソース領域又はドレイン領域、第2絶縁ゲート型電界効果トランジスタのドレイン領域又はソース領域の夫々は一体化され共有されることを特徴とする半導体集積回路装置。
【請求項5】 前記請求項1乃至請求項4に記載されるいずれかの薄膜構造の第1絶縁ゲート型電界効果トランジスタ及び第2絶縁ゲート型電界効果トランジスタはnチャネル導電型又はpチャネル導電型で構成され、前記第1絶縁ゲート型電界効果トランジスタのチャネル形成領域はp型半導体領域又はn型半導体領域で構成され、前記第2絶縁ゲート型電界効果トランジスタのチャネル形成領域はi型半導体領域で構成され、前記第1絶縁ゲート型電界効果トランジスタのゲート絶縁膜、第2絶縁ゲート型電界効果トランジスタのゲート絶縁膜のいずれも100〔nm〕以下の膜厚で構成されることを特徴とする半導体集積回路装置。
【請求項6】 前記請求項1乃至請求項5に記載されるいずれかの薄膜構造の第1絶縁ゲート型電界効果トランジスタのドレイン領域又はソース領域、ゲート電極の夫々が、電流対電圧特性が直線性を有する抵抗素子を介在して第1電源に接続され、ワード線がゲート電極に接続された転送用絶縁ゲート型電界効果トランジスタを介在してデータ線に接続されるとともに、他方の電極が第3電源に接続された情報蓄積用容量素子の一方の電極に接続され、前記第2絶縁ゲート型電界効果トランジスタのソース領域又はドレイン領域が前記第1電源に比べて低い第2電源に接続され、前記第1絶縁ゲート型電界効果トランジスタ、第2絶縁ゲート型電界効果トランジスタ、転送用絶縁ゲート型電界効果トランジスタ、抵抗素子及び情報蓄積用容量素子はスタチック型ランダムアクセスメモリの情報を記憶するメモリセルを構成することを特徴とする半導体集積回路装置。
【請求項7】 前記請求項6に記載される、SRAMのメモリセルの転送用絶縁ゲート型電界効果トランジスタは単結晶珪素基板の主面にソース領域、チャネル形成領域及びドレイン領域が構成され、前記第1絶縁ゲート型電界効果トランジスタ、第2絶縁ゲート型電界効果トランジスタの夫々は、前記転送用絶縁ゲート型電界効果トランジスタの一方のソース領域又はドレイン領域を夫々のゲート電極とし、前記転送用絶縁ゲート型電界効果トランジスタの一方のソース領域又はドレイン領域の上部にゲート絶縁膜を介在して形成された珪素薄膜に夫々のソース領域、チャネル形成領域及びドレイン領域が構成され、前記情報蓄積用容量素子は前記転送用絶縁ゲート型電界効果トランジスタの一方のソース領域又はドレイン領域と単結晶珪素基板との間に形成される接合容量で構成されることを特徴とする半導体集積回路装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、絶縁ゲート型電界効果トランジスタを有する半導体集積回路装置に適用して有効な技術に関する。特に、本発明は、薄膜構造の絶縁ゲート型電界効果トランジスタを有する半導体集積回路装置に適用して有効な技術に関する。また、本発明は、スタチック型ランダムアクセスメモリを有する半導体集積回路装置に適用して有効な技術に関する。
【0002】
【従来の技術】スタチック型ランダムアクセスメモリ(SRAM:tatic andom ccessemory)は相補性データ線とワード線との交差部に 1〔bit〕の情報を記憶できる1個のメモリセルが配置される。このメモリセルは情報蓄積部としてのフリップフロップ回路及び2個の転送用MOSFET(etal xide emiconductor ield ffect ransistor)で構成される。前記メモリセルのフリップフロップ回路は2個の駆動用MOSFET及び2個の負荷素子で構成される。負荷素子としては一般的に負荷用MOSFET、高抵抗負荷素子のいずれかが使用される。
【0003】この種のSRAMは1個のメモリセルに少なくとも6個の素子が必要とされるので、メモリセルの占有面積が増大し、集積度が低下する。そこで、一般的にはメモリセルの駆動用MOSFETの上層にこの駆動用MOSFETに重複させて負荷素子が配置され、メモリセルの占有面積を減少する技術が使用される。この技術は単結晶珪素基板の主面上に堆積した多結晶珪素膜に素子を形成する所謂SOI(ilicon n nsulator)技術と呼ばれる。また、この技術は負荷素子として負荷用MOSFETを形成する場合においてTFT(hin ilm ransistor)技術と呼ばれる。
【0004】しかしながら、SOI技術、TFT技術のいずれの技術を使用しても、1個のメモリセルは、単結晶珪素基板の主面に2個の転送用MOSFET及び2個の駆動用MOSFET、合計4個の素子が形成される。つまり、メモリセルは充分に占有面積を減少できないので、SRAMの高集積化に期待ができない。
【0005】特開昭61−240498号公報に、SRAMのメモリセルの占有面積を飛躍的に減少できる技術が開示されている。この公報に開示される技術は、SRAMのメモリセルがスイッチングトランジスタ、抵抗素子及び負性抵抗素子の合計3素子で構成される。スイッチングトランジスタは、シリコン基板の主面に形成され、データ線に一方の半導体領域が接続され、かつワード線にゲート電極が接続される。前記抵抗素子は、一端が電源に接続され、他端がスイッチングトランジスタの他方の半導体領域に接続される。抵抗素子は、スイッチングトランジスタの他方の半導体領域に接続された多結晶珪素膜で若しくはその一部分に形成される。この抵抗素子は電流対電圧特性が直線性を有する。前記負性抵抗素子は、カソード領域がスイッチングトランジスタの他方の半導体領域及び抵抗素子の他端に接続され、アノード領域が基準電源に接続されたトンネルダイオードで構成される。このトンネルダイオードのカソード領域はスイッチングトランジスタの他方の半導体領域で構成され、アノード領域は前記他方の半導体領域に接合させた高濃度エピタキシャル層で構成される。前記負性抵抗素子は、電流対電圧特性の特性曲線が中間領域で負になる負性特性を有する。
【0006】つまり、前記メモリセルは、負性抵抗素子の電流対電圧特性の負性曲線に抵抗素子の電流対電圧特性の直線が交差し3つの安定点が形成され、この3つの安定点をロウレベル、中間レベル、ハイレベルの各々として、SRAMの情報の記憶保持動作ができる。結果的に、メモリセルは3個の素子で形成され、メモリセルの占有面積を著しく減少できるので、SRAMの集積度を向上できる。また、前記メモリセルの負性抵抗素子のスイッチング動作は一般的なフリップフロップ回路の回路動作に比べて速いので、SRAMの回路動作速度の高速化が図れる。
【0007】
【発明が解決しようとする課題】しかしながら、本発明者は、前述のSRAMにおいて、下記の点について配慮がなされていないことを見出した。
(1)前記SRAMのメモリセルは負性抵抗素子つまりトンネルダイオードのアノード領域が高濃度エピタキシャル層で構成される。高濃度エピタキシャル層は、分子線エピタキシャル(MBE:olecular eam pitaxy)法が使用され、スイッチングトランジスタの他方の半導体領域の主面上の所定領域に選択的に形成される。前記MBE法で形成される高濃度エピタキシャル層は成長速度が遅く成長に長時間を要するので、量産性が要求されるSRAMの製造プロセスにMBE法によるエピタキシャル層の形成工程を組込むのは適切でない。
(2)前記負荷抵抗素子は、前述のMBE法で形成された高濃度エピタキシャル層に変えて、GaAs等の異種材料を併用しても形成することができる。しかしながら、異種材料は所謂シリコンデバイスとしてのSRAMとの整合性が未知数であり、即座にSRAMに異種材料を取込むことは歩留まりの点からも困難である。
現在のところ、上記の点を配慮した新しいデバイス構造が報告されていない。
【0008】本発明の目的は、下記のとおりである。
(1)量産性に優れ、かつシリコンデバイスへの整合性に優れた新規な負性特性素子を提供する。
(2)前記目的(1)を達成するとともに、前記負性特性素子の負性曲線の最適化を図る。
(3)前記目的(1)又は目的(2)を達成するとともに、前記負性特性素子の占有面積を減少し、半導体集積回路装置の集積度を向上する。
(4)前記目的(2)又は目的(3)を達成するとともに、前記負性特性素子の負性特性の制御を確実に行なう。
(5)前記目的(1)乃至目的(4)のいずれかを達成するとともに、前記負性特性素子を使用し、SRAMのメモリセルを構成する。
(6)前記目的(5)を達成するとともに、前記SRAMの集積度を向上する。
【0009】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0010】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記のとおりである。
【0011】(1)基板主面上に形成された珪素薄膜にソース領域、チャネル形成領域、ドレイン領域の各々を順次チャネル長方向に配列し、前記珪素薄膜のチャネル形成領域の上部又は下部にゲート絶縁膜を介在しゲート電極を構成した薄膜構造の絶縁ゲート型電界効果トランジスタを備えた半導体集積回路装置において、第1しきい値電圧を有する薄膜構造の第1絶縁ゲート型電界効果トランジスタを構成するとともに、前記第1絶縁ゲート型電界効果トランジスタのチャネル導電型と同一チャネル導電型で構成され、前記第1絶縁ゲート型電界効果トランジスタの第1しきい値電圧と異なる第2しきい値電圧に設定され、前記第1絶縁ゲート型電界効果トランジスタのゲート電極にゲート電極が電気的に短絡され、かつ前記第1絶縁ゲート型電界効果トランジスタのソース領域又はドレイン領域にドレイン領域又はソース領域が電気的に直列に接続された、薄膜構造の第2絶縁ゲート型電界効果トランジスタを備える。
【0012】(2)前記手段(1)に記載される、薄膜構造の第1絶縁ゲート型電界効果トランジスタのドレイン領域又はソース領域に第1電源が供給されるとともに、第2絶縁ゲート型電界効果トランジスタのソース領域又はドレイン領域に第1電源に比べて低い第2電源が供給され、前記第1絶縁ゲート型電界効果トランジスタの第1しきい値電圧が第2絶縁ゲート型電界効果トランジスタの第2しきい値電圧に比べて高く設定される。
【0013】(3)前記手段(1)又は手段(2)に記載される、薄膜構造の第1絶縁ゲート型電界効果トランジスタのチャネル形成領域、第2絶縁ゲート型電界効果トランジスタのチャネル形成領域の夫々は、前記第1絶縁ゲート型電界効果トランジスタのソース領域又はドレイン領域及び第2絶縁ゲート型電界効果トランジスタのドレイン領域又はソース領域が廃止され、直接、電気的に接続される。
【0014】(4)前記手段(1)又は手段(2)に記載される、薄膜構造の第1絶縁ゲート型電界効果トランジスタのソース領域又はドレイン領域、第2絶縁ゲート型電界効果トランジスタのドレイン領域又はソース領域の夫々は一体化され共有される。
【0015】(5)前記手段(1)乃至手段(4)に記載されるいずれかの薄膜構造の第1絶縁ゲート型電界効果トランジスタ及び第2絶縁ゲート型電界効果トランジスタはnチャネル導電型又はpチャネル導電型で構成され、前記第1絶縁ゲート型電界効果トランジスタのチャネル形成領域はp型半導体領域又はn型半導体領域で構成され、前記第2絶縁ゲート型電界効果トランジスタのチャネル形成領域はi型半導体領域で構成され、前記第1絶縁ゲート型電界効果トランジスタのゲート絶縁膜、第2絶縁ゲート型電界効果トランジスタのゲート絶縁膜のいずれも100〔nm〕以下の膜厚で構成される。
【0016】(6)前記手段(1)乃至手段(5)に記載されるいずれかの薄膜構造の第1絶縁ゲート型電界効果トランジスタのドレイン領域又はソース領域、ゲート電極の夫々が、電流対電圧特性が直線性を有する抵抗素子を介在して第1電源に接続され、ワード線がゲート電極に接続された転送用絶縁ゲート型電界効果トランジスタを介在してデータ線に接続されるとともに、他方の電極が第3電源に接続された情報蓄積用容量素子の一方の電極に接続され、前記第2絶縁ゲート型電界効果トランジスタのソース領域又はドレイン領域が前記第1電源に比べて低い第2電源に接続され、前記第1絶縁ゲート型電界効果トランジスタ、第2絶縁ゲート型電界効果トランジスタ、転送用絶縁ゲート型電界効果トランジスタ、抵抗素子及び情報蓄積用容量素子はスタチック型ランダムアクセスメモリの情報を記憶するメモリセルを構成する。
【0017】(7)前記手段(6)に記載される、SRAMのメモリセルの転送用絶縁ゲート型電界効果トランジスタは単結晶珪素基板の主面にソース領域、チャネル形成領域及びドレイン領域が構成され、前記第1絶縁ゲート型電界効果トランジスタ、第2絶縁ゲート型電界効果トランジスタの夫々は、前記転送用絶縁ゲート型電界効果トランジスタの一方のソース領域又はドレイン領域を夫々のゲート電極とし、前記転送用絶縁ゲート型電界効果トランジスタの一方のソース領域又はドレイン領域の上部にゲート絶縁膜を介在して形成された珪素薄膜に夫々のソース領域、チャネル形成領域及びドレイン領域が構成され、前記情報蓄積用容量素子は前記転送用絶縁ゲート型電界効果トランジスタの一方のソース領域又はドレイン領域と単結晶珪素基板との間に形成される接合容量で構成される。
【0018】
【作用】上述した手段(1)によれば、半導体集積回路装置において、下記の作用効果が得られる。
(A)前記薄膜構造の第1絶縁ゲート型電界効果トランジスタ、第2絶縁ゲート型電界効果トランジスタのいずれも、非動作時の電流はドレイン端部の電界によるバンド間トンネル電流が支配的であり、ゲート電圧の増加に伴い、ドレイン端部の電界が緩和されるので、電流量が減少する負性特性を示す。さらに、ゲート電圧を増加すると、動作電流が流れるので、電流量が増加する。つまり、電流対電圧特性において、特定のゲート電圧のときに最小電流領域が存在する。そして、前記第1絶縁ゲート型電界効果トランジスタの第1しきい値電圧に対して第2絶縁ゲート型電界効果トランジスタの第2しきい値電圧を変え、前記第1絶縁ゲート型電界効果トランジスタに第2絶縁ゲート型電界効果トランジスタを電気的に直列に接続することで、最小電流領域の電圧値の異なる2種類の負性曲線が得られ、しかも、前記第1絶縁ゲート型電界効果トランジスタの負性曲線と第2絶縁ゲート型電界効果トランジスタの負性曲線とが結合される部分に電圧の増加に対して電流量が増加から減少に向かう最大電流領域が得られる。この結果、合計、2個所の最小電流領域及び1個所の最大電流領域をもつ負性特性を得ることができる。
(B)前記薄膜構造の第1絶縁ゲート型電界効果トランジスタ、第2絶縁ゲート型電界効果トランジスタの夫々のチャネル形成領域は前記1層の珪素薄膜で形成でき、しかも夫々のチャネル形成領域は不純物濃度を制御するだけで相互に異なる第1しきい値電圧及び第2しきい値電圧を形成できるので、前記作用効果(A)の2個所の最小電流領域及び1個所の最大電流領域をもつ負性特性を簡単な技術で得られる。
(C)前記作用効果(A)の2個所の最小電流領域及び1個所の最大電流領域をもつ負性特性が得られる、薄膜構造の第1絶縁ゲート型電界効果トランジスタ、第2絶縁ゲート型電界効果トランジスタのいずれも、チャネル形成領域、ソース領域及びドレイン領域が珪素薄膜で形成されるので、基板に単結晶珪素基板を使用し、この単結晶珪素基板の主面に素子を形成する所謂シリコンデバイスに対する整合性を向上できる。
【0019】上述した手段(2)によれば、半導体集積回路装置において、前記手段(1)の作用効果の他に、下記の作用効果が得られる。
(A)前記薄膜構造の第1絶縁ゲート型電界効果トランジスタの電流対電圧特性の負性特性において、負性曲線のトンネル電流により電流量が減少する傾きを大きくできるので、前記第1絶縁ゲート型電界効果トランジスタの負性曲線の最小電流領域、第1絶縁ゲート型電界効果トランジスタの負性曲線と第2絶縁ゲート型電界効果トランジスタの負性曲線とが結合された部分の最大電流領域の夫々の間の電流量差を大きくできる。
(B)前記薄膜構造の第2絶縁ゲート型電界効果トランジスタの電流対電圧特性の負性特性において、前記第1絶縁ゲート型電界効果トランジスタの第1しきい値電圧に比べて第2しきい値電圧を小さく設定し、負性曲線のトンネル電流により電流量が減少する傾きを小さくできるので、電圧の変化による電流量の変化を減少できる。
【0020】上述した手段(3)によれば、半導体集積回路装置において、前記手段(1)の作用効果又は手段(2)の作用効果の他に、前記薄膜構造の第1絶縁ゲート型電界効果トランジスタのソース領域又はドレイン領域及び第2絶縁ゲート型電界効果トランジスタのドレイン領域又はソース領域に相当する占有面積を縮小し、前記第1絶縁ゲート型電界効果トランジスタ及び第2絶縁ゲート型電界効果トランジスタの合計の占有面積を縮小できるので、集積度を向上できる。
【0021】上述した手段(4)によれば、前記半導体集積回路装置において、前記手段(1)の作用効果又は手段(2)の作用効果の他に、下記の作用効果が得られる。
【0022】(A)前記薄膜構造の第1絶縁ゲート型電界効果トランジスタの一方のソース領域又はドレイン領域の占有面積と第2絶縁ゲート型電界効果トランジスタの一方のドレイン領域又はソース領域の占有面積とを重複し、いずれか一方の占有面積に相当する分、第1絶縁ゲート型電界効果トランジスタ及び第2絶縁ゲート型電界効果トランジスタの合計の占有面積を縮小できるので、集積度を向上できる。
【0023】(B)前記薄膜構造の第1絶縁ゲート型電界効果トランジスタのチャネル形成領域とソース領域又はドレイン領域との間、第2絶縁ゲート型電界効果トランジスタのチャネル形成領域とドレイン領域又はソース領域との間の夫々に接合が形成され、各々の領域の不純物濃度の制御を確実に行なえるので、負性特性の制御を確実に行なえる。
【0024】上述した手段(6)によれば、半導体集積回路装置において、前記手段(1)の作用効果乃至手段(4)の作用効果の他に、下記の作用効果が得られる。
(A)前記薄膜構造の第1絶縁ゲート型電界効果トランジスタの負性特性で形成される負性曲線の電流量が増加する領域、減少する領域、第2絶縁ゲート型電界効果トランジスタの負性特性で形成される負性曲線の電流量が増加する領域の夫々に前記抵抗素子の電流対電圧特性の直線が交差して形成される3つの安定点が、メモリセルの情報蓄積ノード領域のロウレベル、中間レベル、ハイレベルの各々として使用できるので、SRAMのメモリセルとして使用できる。
(B)前記SRAMのメモリセルは、第1絶縁ゲート型電界効果トランジスタ、第2絶縁ゲート型電界効果トランジスタ、転送用絶縁ゲート型電界効果トランジスタ、抵抗素子、情報蓄積用容量素子の各々がすべて1個で1つのメモリセルを構成できるので、前記メモリセルの占有面積を従来の約半分まで減少でき、SRAMの集積度を向上できる。
【0025】上述した手段(7)によれば、半導体集積回路装置において、前記手段(6)の作用効果の他に、SRAMのメモリセルの転送用絶縁ゲート型電界効果トランジスタの一方のソース領域又はドレイン領域の占有面積に、前記第1絶縁ゲート型電界効果トランジスタ、第2絶縁ゲート型電界効果トランジスタ、情報蓄積用容量素子の夫々の占有面積を重複できるので、これらの素子を重複させた分、メモリセルの占有面積を減少し、SRAMの集積度を向上できる。
【0026】以下、本発明の構成について、本発明をSRAMに適用した一実施例とともに説明する。
【0027】なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0028】
【実施例】(実 施 例 1)本発明の実施例1であるSRAMのシステム構成について、図7(回路ブロック図)で示す。
【0029】図7に示すように、SRAMの 1〔bit〕の情報を記憶する1個のメモリセルMは複数本のデータ線DLと複数本のワード線WLとの交差部毎に配置される。メモリセルMは1個のセル選択用の転送用MISFET(etal nsulator emiconductor ield ffect ransistor:絶縁ゲート型電界効果トランジスタ)QT 及情報蓄積部で構成される。
【0030】前記メモリセルMの転送用MISFETQT は、一方の半導体領域がデータ線DLに接続され、他方の半導体領域が情報蓄積部の情報蓄積ノード領域VM に接続される。転送用MISFETQT のゲート電極はワード線WLに接続される。この転送用MISFETQT はnチャネル導電型で構成される。
【0031】前記メモリセルMの情報蓄積部は、負性特性素子としての負性特性用MISFETQH 及びQL 、抵抗素子R、情報蓄積用容量素子Cの合計4個の素子で構成される。
【0032】前記負性特性用MISFETQH 及びQL で形成される負性特性については後に詳述する。負性特性用MISFETQH 、QL の夫々は本実施例においてはnチャネル導電型で構成される。負性特性用MISFETQH のソース領域は負性特性用MISFETQL のドレイン領域に電気的に直列に接続される。負性特性用MISFETQH のドレイン領域は情報蓄積ノード領域VM に接続される。負性特性用MISFETQL のソース領域は基準電源Vssに接続される。基準電源Vssは例えば回路の接地電位0〔V〕が使用される。負性特性用MISFETQH 、QL の夫々のゲート電極は、電気的に短絡され、情報蓄積ノード領域VM に接続される。
【0033】前記抵抗素子Rは電流対電圧特性が直線性を有する。抵抗素子Rは、一端が情報蓄積ノード領域VM に接続され、他端が電源電圧Vccに接続される。電源電圧Vccは例えば回路の動作電源電圧5〔V〕が使用される。また、SRAMに降圧電源回路が搭載される場合は降圧電源3〜 3.3〔V〕が使用される。
【0034】前記情報蓄積用容量素子Cは、一方の電極が情報蓄積ノード領域VM に接続され、他方の電極が基準電源Vssに接続される。この情報蓄積用容量素子CはメモリセルMに記憶される情報となる電荷を蓄積し保持する。
【0035】前記メモリセルMは、前記データ線DLの延在する方向に複数個配列されるとともに、前記データ線DLと交差するワード線WLの延在する方向に複数個配列され、メモリセルアレイが構成される。
【0036】図7中、前記データ線DLの一端はデータ線負荷用MISFETQF を介在し電源電圧Vccに接続される。データ線DLの他端はセンスアンプ回路SAに接続される。このセンスアンプ回路SAは図示しないデコーダ回路で選択される。また、センスアンプ回路SAは、出力増幅回路DMを介在し、図示しない出力バッファ回路を通してSRAMから出力される。
【0037】一方、ワード線WLは、図示しないワードドライバ回路を介在し、デコーダ回路で選択される。
【0038】次に、前述のSRAMのメモリセルMの具体的な構造について、図1(メモリセルの平面図)及び図2(前記図1のA−A切断線で切った断面図)を使用し、説明する。
【0039】図1及び図2に示すように、SRAMは単結晶珪素からなるp- 型半導体基板1を主体に構成される。このp- 型半導体基板1は、メモリセルアレイが配置される領域、センスアンプ回路やデコーダ回路等の直接周辺回路や間接周辺回路のnチャネルMISFETが配置される領域において、p- 型ウエル領域2が構成される。また、図示しないが、p- 型半導体基板1は、直接周辺回路や間接周辺回路のpチャネルMISFETが配置される領域において、n- 型ウエル領域2が構成される。
【0040】前記メモリセルMの転送用MISFETQT は、前記図1、図2、図3(所定の第1工程における平面図)及び図4(第2工程における平面図)に示すように、素子分離絶縁膜3及びp型チャネルストッパ領域4で周囲を囲まれた活性領域内において、p- 型ウエル領域2の主面に構成される。つまり、転送用MISFETQT は、p- 型ウエル領域2(チャネル形成領域)、ゲート絶縁膜5、ゲート電極6、ソース領域及びドレイン領域として使用される一対のn型半導体領域7及び一対のn+ 型半導体領域9を主体に構成される。
【0041】前記ゲート絶縁膜5は例えば熱酸化法で形成された酸化珪素膜で形成される。
【0042】前記ゲート電極6は、本実施例において、多結晶珪素膜6A上にWSi2 膜6Bを重ね合わせ一体化した積層膜(polyside)で形成される。下層の多結晶珪素膜6Aは、例えばCVD法で堆積され、この堆積中又は堆積後に抵抗値を低減するn型不純物が導入される。多結晶珪素膜6Aは例えば80〜120〔nm〕の膜厚で形成される。上層のWSi2 膜6Bは、例えばスパッタ法又はCVD法で堆積され、130〜170〔nm〕の膜厚で形成される。このWSi2 膜6Bは、多結晶珪素膜6Aに比べて比抵抗値が小さく、ゲート電極6としての全体の抵抗値を低減できる。また、ゲート電極6は、そのゲート幅方向において、ワード線(WL)6に一体化されかつ電気的に接続される。
【0043】また、特に、図2及び図4に示すように、ゲート電極6及びワード線6と同一導電層において、基準電源線(Vss)6が構成される。この基準電源線6は前記ワード線6に所定間隔をもってほぼ平行に素子分離絶縁膜3上に配置され、かつワード線6と同一方向に延在する。
【0044】前記低不純物濃度のn型半導体領域7は高不純物濃度のn+ 型半導体領域9のチャネル形成領域側に前記n+ 型半導体領域9と一体に構成されかつ電気的に接続される。このn型半導体領域7はLDD(ightly oped rain)構造の転送用MISFETQT を構成する。前記高不純物濃度のn+ 型半導体領域9はそれ自体の抵抗値を低減しかつデータ線(DL)13との接続抵抗値の低減を主目的として構成される。
【0045】メモリセルMの情報蓄積部の負性特性用MISFETQH 、QL の夫々は、前記図1、図2及び図5(所定の第3工程における平面図)に示すように、転送用MISFETQT の他方の半導体領域に重複し、かつ実質的にこの転送用MISFETQT の上部に構成される。つまり、負性特性用MISFETQH は、ゲート電極9、ゲート絶縁膜10、チャネル形成領域11P、ドレイン領域(D)11Nを主体に構成される。また、負性特性用MISFETQL は、ゲート電極9、ゲート絶縁膜10、チャネル形成領域11I、ソース領域(S)11Nを主体に構成される。
【0046】前記負性特性用MISFETQH 、QL の夫々のゲート電極9は転送用MISFETQT の他方の半導体領域に相当するn+ 型半導体領域9で構成される。夫々のゲート絶縁膜10は前記n+ 型半導体領域9の表面上に形成される。ゲート絶縁膜10は、例えば低圧CVD法で堆積した酸化珪素膜で形成され、15〜25〔nm〕の膜厚で形成される。このゲート絶縁膜10は、負性特性用MISFETQH のチャネル形成領域11P、負性特性用MISFETQL のチャネル形成領域11Iの夫々にゲート電極9から充分な電界効果がおよび、MISFETとして動作させるために、酸化珪素膜の場合、100〔nm〕以下の膜厚で形成することが条件とされる。
【0047】前記負性特性用MISFETQH のチャネル形成領域11P、ドレイン領域11Nの夫々は前記n+ 型半導体領域9の上部にゲート絶縁膜10を介在して形成された多結晶珪素膜(11)に形成される。つまり、チャネル形成領域11Pはp型不純物が導入された多結晶珪素膜で構成され、ドレイン領域11Nはn型不純物が導入された多結晶珪素膜で構成される。チャネル形成領域11P及びドレイン領域11Nである多結晶珪素膜は、例えばCVD法で堆積され、30〜50〔nm〕の膜厚で形成される。この多結晶珪素膜は、例えば堆積が終了した時点においては不純物が導入されない、所謂ノンドープドポリシリコン膜として形成される。
【0048】チャネル形成領域11Pは、前記負性特性用MISFETQL のしきい値電圧(Vth)に比べて高いしきい値電圧を有する目的で、p型不純物例えばBF2 が導入される。このBF2 は、イオン打込み法を使用し、例えば2×1012〜5×1013〔atoms/cm2〕程度の不純物濃度で、20〜40〔KeV〕程度のエネルギを使用し、導入される。この条件下において、負性特性用MISFETQH は例えばしきい値電圧が2〜3〔V〕に設定できる。図1、図5のいずれにおいても、チャネル形成領域11Pのp型不純物を導入するマスク(フォトレジストマスク)の形状を2点鎖線で示すとともに符号11Pで示す。
【0049】ドレイン領域11Nは、それ自体の抵抗値を低減するとともに他の素子に接続する際の接続抵抗値を低減することを主目的として、高不純物濃度でn型不純物例えばAsが導入される。Asは、イオン打込み法を使用し、例えば1×1015〜2×1015〔atoms/cm2〕程度の不純物濃度で、20〜40〔KeV〕程度のエネルギを使用し、導入される。図1、図5のいずれにおいても、ドレイン領域11Nのn型不純物を導入するマスク(フォトレジストマスク)の形状を1点鎖線で示すとともに符号11Nで示す。
【0050】このドレイン領域11Nは、ゲート絶縁膜10に形成された接続孔10Cを通して転送用MISFETQT の他方の半導体領域に相当するn+ 型半導体領域9に電気的に接続される。
【0051】負性特性用MISFETQH のソース領域11NはメモリセルMの占有面積を減少する目的で省略され、チャネル形成領域11Pが、直接、負性特性用MISFETQL のチャネル形成領域11Iに接続される。
【0052】前記負性特性用MISFETQL のチャネル形成領域11Iは前記n+ 型半導体領域9の上部にゲート絶縁膜10を介在して形成された同一導電層である多結晶珪素膜(11)に形成される。チャネル形成領域11Iはp型不純物、n型不純物のいずれも基本的には導入されない多結晶珪素膜、つまり所謂真性半導体で構成される。負性特性用MISFETQL は例えばしきい値電圧が 0〜1.0〔V〕に設定できる。ソース領域11Nは基準電源線6の上部に絶縁膜10を介在しかつ基準電源線6に重ね合わせた多結晶珪素膜(11)に形成される。つまり、ソース領域11Nはn型不純物が導入された多結晶珪素膜で構成される。
【0053】チャネル形成領域11Iは、前記負性特性用MISFETQH のしきい値電圧に比べて低いしきい値電圧を有する目的で、不純物が導入されず、ノンドープドポリシリコン層として形成された多結晶珪素膜をそのまま使用する。
【0054】ソース領域11Nは、それ自体の抵抗値を低減するとともに他の素子に接続する際の接続抵抗値を低減することを主目的として、前記負性特性用MISFETQH のドレイン領域11Nと同様に、高不純物濃度でn型不純物が導入される。ソース領域11Nは、絶縁膜10に形成された接続孔10Hを通して基準電源線6に電気的に接続される。
【0055】負性特性用MISFETQL のドレイン領域11NはメモリセルMの占有面積を減少する目的で省略され、チャネル形成領域11Iが、直接、負性特性用MISFETQH のチャネル形成領域11Pに接続される。
【0056】前記負性特性用MISFETQH 、QL の夫々は、主要部分がp- 型半導体基板1(実際にはp- 型ウエル領域2)の主面上の多結晶珪素膜(11)に形成され、SOI構造又はTFT構造が採用される。
【0057】メモリセルMの情報蓄積部の抵抗素子Rは転送用MISFETQT の他方の半導体領域(n+ 型半導体領域9)の上部に絶縁膜10を介在して構成される。抵抗素子Rは前記負性特性用MISFETQH のチャネル形成領域11P、ドレイン領域11N等と同一導電層である多結晶珪素膜(11)で構成される。抵抗素子Rの一端は負性特性用MISFETQH のドレイン領域11Nに一体化されかつ電気的に接続される。抵抗素子Rの他端は電源電圧線(Vcc)11Nに一体化されかつ電気的に接続される。電源電圧線11Nは、抵抗素子Rと同様に前記多結晶珪素膜(11)と同一導電層で形成され、かつ転送用MISFETQT のゲート電極6(ワード線6)の上部に重ね合わされる。
【0058】抵抗素子Rは低不純物濃度のn型不純物例えばPが導入される。Pは、イオン打込み法を使用し、例えば1×1012〜1×1013〔atoms/cm2〕程度の不純物濃度で、20〜40〔KeV〕程度のエネルギを使用し、導入される。この条件下において、抵抗素子Rは例えば108〜1010〔Ω〕に設定できる。図1、図5のいずれにおいても、抵抗素子Rのn型不純物を導入するマスクの形状を破線で示すとともに符号11N,Rで示す。抵抗素子Rは同様にSOI構造又はTFT構造で構成される。
【0059】電源電圧線11Nは前記基準電源線11Nと同様に高不純物濃度のn型不純物が導入される。
【0060】メモリセルMの情報蓄積部の情報蓄積用容量素子Cは転送用MISFETQTの他方の半導体領域であるn+ 型半導体領域9(負性特性用MISFETQH 、QL の夫々のゲート電極9)とp- 型ウエル領域2との間のpn接合部(寄生接合容量)で構成される。
【0061】前記図1、図2及び図6(所定の第4工程における平面図)に示すように、前記メモリセルMの転送用MISFETQT の一方の半導体領域に相当するn+ 型半導体領域9はデータ線(DL)13が電気的に接続される。データ線13は、層間絶縁膜12の上部に延在し、この層間絶縁膜12に形成された接続孔12Hを通してn+ 型半導体領域9に接続される。
【0062】前記層間絶縁膜は、高温低圧CVD法で堆積された酸化珪素膜12A、CVD法で堆積されたBPSG膜12Bの夫々を重ね合わせた積層膜で構成される。下層の酸化珪素膜12Aは、上層のBPSG膜12BのBやPの漏れを防止する目的で構成され、例えば100〜200〔nm〕の膜厚で形成される。上層のBPSG膜12Bは、その表面の平坦化を目的として、例えば400〜500〔nm〕の膜厚で堆積後にリフローが施される。
【0063】前記データ線13は、例えばスパッタ法で堆積したアルミニウム合金で形成され、400〜600〔nm〕の膜厚で形成される。アルミニウム合金は、アロイスパイク現象を防止するSi、エレクトロマイグレーション耐性を高めるCuの少なくともいずれか一方が添加されたアルミニウムである。
【0064】前記データ線13の上部には層間絶縁膜14を介在してメインワード線(WL)15、基準電源線(Vss)15の夫々が構成される。
【0065】層間絶縁膜14は、例えばテトラエソキシシランガスをソースガスとするプラズマCVD法で堆積された酸化珪素膜で形成され、900〜1100〔nm〕の膜厚で形成される。
【0066】メインワード線15、基準電源線15の夫々は、例えばスパッタ法で堆積したアルミニウム合金で形成され、900〜1100〔nm〕の膜厚で形成される。本実施例のSRAMはワード線分割方式が採用され、メインワード線15は延在方向に複数に分割されたワード線を駆動するワードドライバ回路とデコーダ回路との間を連結する。基準電源線15は、所定数のメモリセルM毎にメモリセルM間において基準電源線6に電気的に接続される。
【0067】前記メインワード線15、基準電源線15の夫々の上部には最終保護膜(ファイナルパッシベーション膜)16が構成される。
【0068】次に、前記SRAMのメモリセルMの負性特性素子として使用されるTFT構造を採用するMISFETQTFT の基本構造について図8(モデル化した断面図)で示す。このMISFETQTFT の電流対電圧特性については図9で示す。
【0069】図8に示すように、TFT構造を採用するMISFETQTFT は、ゲート電極9の上部にゲート絶縁膜10を介在してチャネル形成領域11Cが構成され、このチャネル形成領域11Cの一端にドレイン領域(D)11N、他端にソース領域(S)11Nが構成される。ドレイン領域11N、チャネル形成領域11C、ソース領域11Nの夫々は、ゲート絶縁膜10の表面上に形成された多結晶珪素膜(11)で構成される。ゲート電極9は、本実施例のSRAMのメモリセルMにおいて、転送用MISFETQT の他方の半導体領域であるn+ 型半導体領域9で兼用されるので、前記多結晶珪素膜の下層の導電層に位置する。
【0070】TFT構造を採用するMISFETQTFT は、図9に示すように、電流対電圧特性において負性特性を示す(負性特性曲線を有する)。
【0071】MISFETQTFT はTFT構造の特徴であるチャネル形成領域11Cに多結晶珪素膜が使用される。このため、多結晶珪素膜の結晶粒に基づき、ゲート電極9とドレイン領域11Nとの間に発生する電界強度が高くなると、ドレイン領域11Nとチャネル形成領域11Cとの間にトンネル電流が流れやすくなる。つまり、負性特性曲線はトンネル電流領域を有する(バンド間トンネル電流が支配的になる領域を有する)。このトンネル電流領域は、ゲート電極9に印加される電圧が増加すると、ドレイン端部の電界が緩和され、ソース領域−ドレイン領域間に流れる電流量が減少する。
【0072】前記負性特性曲線は、ゲート電極9に印加される電圧をさらに増加すると、傾きがなくなる(微分係数がゼロになる)最小電流領域を経て、動作電流領域に達する。この動作電流領域はゲート電極9に印加される電圧の増加に比例してソース領域−ドレイン領域間に流れる電流量が増加する。
【0073】また、MISFETQTFT のチャネル形成領域11Cは多結晶珪素膜で形成され、この多結晶珪素膜の結晶粒に基づき、ソース領域−ドレイン領域間に微小電流が流れる。つまり、負性特性曲線は、リーク電流領域が存在するので、ゲート電極9に電圧が印加されない状態においても、ソース領域−ドレイン領域間電流がゼロにならない。
【0074】このようなTFT構造を採用するMISFETQTFT の負性特性を利用すれば、前述のSRAMのメモリセルMの情報蓄積部としての負性特性素子を構成できる。前記メモリセルMの負性特性用MISFETQH 及びQL の基本構造については図10(モデル化した断面図)に示す。負性特性用MISFETQH 及びQL の電流対電圧特性については図11で示す。
【0075】図10に示す負性特性用MISFETQH 及びQL の構造については詳述してあるので省略する。
【0076】図11に示すように、電流対電圧特性において、負性特性用MISFETQHの負性特性曲線は、しきい値電圧が高く設定されているので、電圧値の高い部分に最小電流領域が設定される。これに対して、負性特性用MISFETQL の負性特性曲線は、しきい値電圧が低く設定されているので、電圧値の低い部分に最小電流領域が設定される。負性特性用MISFETQH 、QL の夫々は直列に接続されているので、負性特性用MISFETQH 、QL の夫々の負性特性曲線は結合される。すななわち、負性特性曲線は負性特性用MISFETQL の負性特性曲線の動作電流領域、負性特性用MISFETQH の負性特性曲線のトンネル電流領域の夫々が結合される。したがって、負性特性曲線の結合部分は傾きがなくなる(微分係数がゼロになる)最大電流領域となる。
【0077】また、前記結合された負性特性曲線は、負性特性用MISFETQH のしきい値電圧が高く設定されているので、負性特性用MISFETQH の負性特性曲線のトンネル電流領域の傾きを大きくでき、結合部分の最大電流領域と最小電流領域との間の電流量差を大きくできる。負性特性曲線の最大電流領域と最小電流領域との電流量差が大きいと(負性特性曲線と抵抗素子Rとで囲まれ斜線を付けた領域の面積S1,S2が大きいと)、メモリセルMの情報蓄積ノード領域に蓄積された情報となる電荷のノイズマージンが向上できる。
【0078】逆に、前記結合された負性特性曲線は、負性特性用MISFETQL のしきい値電圧が高く設定され、ゲート電極9からの電界効果の影響が小さくなるので、負性特性用MISFETQL の負性特性曲線のトンネル電流領域の傾きを小さくできる。
【0079】前記結合された負性特性曲線は、同図11に示すように、抵抗素子Rの電流対電圧特性の傾きを有する直線と交差する部分に電圧値及び電流値が一定に保持される3つの安定点(動作点)PL、P0及びPHが形成される。この3つの安定点PL、P0、PHの夫々は、各々、ロウレベル、中間レベル、ハイレベルの夫々に対応し、メモリセルMの情報蓄積ノード領域VM に蓄積される情報となる。
【0080】次に、前述のSRAMのメモリセルMの情報書込み動作及び情報読出し動作について、前記図7及び図11を使用し、簡単に説明する。
【0081】《情報書込み動作》まず、ハイレベル情報の書込み動作について説明する。図7に示すように、データ線DLを選択(電位VDH)するとともにワード線WLを選択(電源電圧Vcc)する。この動作で所定のメモリセルMが選択され、この選択されたメモリセルMの情報蓄積ノード領域VM にハイレベル情報となる電荷が蓄積(記憶)される。この後、ワード線WLを非選択状態に戻す(基準電源Vss)。情報蓄積ノード領域VM はデータ線DLの選択の電位VDHから転送用MISFETQT のしきい値電圧Vthを差し引いた電位(VM =VDH−Vth)となる。情報蓄積ノード領域VM に蓄積された電荷が図11に示す電圧VH より高ければ(VM >VH )、換言すれば高くなるデータ線DLの選択の電位VDHを設定すれば安定点PHが動作点となる。リーク電流は微小であるので、情報蓄積ノード領域VM の蓄積電流IM はハイレベルの蓄積電流IH と等価になり(IM =IH ≫リーク電流)、情報蓄積ノード領域VM にハイレベル情報となる電圧VH がスタチックに保持される。
【0082】次に、ロウレベル情報の書込み動作について説明する。図7に示すように、データ線DLを選択(電位VDL)するとともにワード線WLを選択する。この動作で所定のメモリセルMが選択され、この選択されたメモリセルMの情報蓄積ノード領域VM にロウレベル情報となる電荷が蓄積される。この後、ワード線WLを非選択状態に戻す。情報蓄積ノード領域VM はデータ線DLの選択の電位VDLと等価(VM =VDL)となる。情報蓄積ノード領域VM に蓄積された電荷が電圧VL より低ければ(VM <VL )、換言すれば低くなるデータ線DLの選択の電位VDLを設定すれば安定点PLが動作点となる。リーク電流は微小であるので、情報蓄積ノード領域VM の蓄積電流IM はロウレベルの蓄積電流IL と等価になり(IM =IL ≫リーク電流)、情報蓄積ノード領域VM にロウレベル情報となる電圧VL がスタチックに保持される。
【0083】《情報読出し動作》まず、図7においては示していないが、データ線DLを情報書込み回路から解放するとともに、情報読出し回路を活性化し、情報読出し回路にデータ線DLを連結する。次に、図7に示すように、データ線DLを選択(電位(VDH+VDL)/2)するとともにワード線WLを選択する。この動作で所定のメモリセルMが選択され、この選択されたメモリセルMの情報蓄積ノード領域VM に蓄積された電荷に応じてデータ線DLの電位が変化する。
【0084】まず、メモリセルMの情報蓄積ノード領域VM にハイレベル情報となる電位VH が保持される場合、データ線DLの電位が電位ΔVH だけ変化する。このデータ線DLの電位の変化はセンスアンプ回路SAにおいて「ハイレベル情報」と判定されかつ増幅され、出力増幅回路DM、出力バッファ回路(図示しない)の夫々を通して、SRAMから出力される。
【0085】また、メモリセルMの情報蓄積ノード領域VM にロウレベル情報となる電位VL が保持される場合、データ線DLの電位が電位ΔVL だけ変化する。このデータ線DLの電位の変化はセンスアンプ回路SAにおいて「ロウレベル情報」と判定されかつ増幅され、同様にSRAMから出力される。
【0086】なお、前記情報書込み動作及び情報読出し動作において、電源電圧Vccが5〔V〕の場合、具体的な数値を示せば下記の通りである。
【0087】蓄積電流IH は10~11〔A〕、蓄積電流IL は10~9〔A〕、電位VH は3〔V〕、電位VL は1〔V〕、抵抗素子Rの抵抗値は109 〔Ω〕。
【0088】次に、前述のSRAMの製造方法について、図12乃至図15(製造工程毎に示すメモリセルの断面図)を使用し、簡単に説明する。
【0089】まず、単結晶珪素からなるp- 型半導体基板1を用意する。このp- 型半導体基板1の主面にp- 型ウエル領域2、n- 型ウエル領域の夫々を形成する。なお、説明を簡単にするために、これ以降はメモリセルMの製造方法について説明する。
【0090】次に、p- 型ウエル領域2の主面の非活性領域に、周知の選択酸化法を使用し、素子分離絶縁膜3を形成するとともに、p型チャネルストッパ領域4を形成する。この後、図12及び前記図3に示すように、p- 型ウエル領域2の主面の活性領域にゲート絶縁膜5を形成する。
【0091】次に、p- 型ウエル領域2の主面の活性領域において、ゲート絶縁膜5の上部にゲート電極6を形成するとともに、非活性領域において、素子分離絶縁膜3の上部にワード線6及び基準電源線6を形成する。
【0092】次に、前記ゲート電極6をマスクとしたイオン打込み法を使用し、活性領域において、p- 型ウエル領域2の主面部に低不純物濃度のn型半導体領域7を形成する。
【0093】次に、主に、前記ゲート電極6の側壁にサイドウォールスペーサ8を形成する。サイドウォールスペーサ8は、酸化珪素膜で形成され、ゲート電極6に対して自己整合で形成される。
【0094】次に、図13及び前記図4に示すように、前記ゲート電極6及びサイドウォールスペーサ8をマスクとしたイオン打込み法を使用し、活性領域において、p-型ウエル領域2の主面部に高不純物濃度のn+ 型半導体領域9を形成する。このn+ 型半導体領域9を形成する工程によって、メモリセルMのLDD構造を採用する転送用MISFETQT がほぼ完成する。また、情報蓄積用容量素子Cがほぼ完成する。
【0095】次に、少なくとも前記転送用MISFETQT の他方の半導体領域に相当するn+ 型半導体領域9の表面上にゲート絶縁膜10を形成する。この後、前記転送用MISFETQT の他方の半導体領域に相当するn+ 型半導体領域9の表面上において、ゲート絶縁膜10に接続孔10Cを形成するとともに、基準電源線6上及びワード線6(図示しない)上の絶縁膜10に接続孔10Hを形成する。
【0096】次に、前記ゲート絶縁膜10及び絶縁膜10上を含む基板全面上に多結晶珪素膜(ノンドープドポリシリコン膜)11を形成し、所定の形状にパターンニングする。このパターンニングされた多結晶珪素膜11は、ゲート絶縁膜10に形成された接続孔10Cを通してn+ 型半導体領域9に接続され、絶縁膜10に形成された接続孔10Hを通して基準電源線6に接続される。
【0097】次に、図14及び図5に示すように、前記多結晶珪素膜11に低不純物濃度のn型不純物、高不純物濃度のn型不純物、p型不純物の夫々を導入する。低不純物濃度のn型不純物は抵抗素子Rの形成領域に導入され、抵抗素子Rが形成される。高不純物濃度のn型不純物は負性特性用MISFETQH のドレイン領域の形成領域、負性特性用MISFETQL のソース領域の形成領域、電源電圧線の形成領域の夫々に導入され、ドレイン領域(D)11N、ソース領域(S)11N、電源電圧線(Vcc)11Nの夫々が形成される。p型不純物は負性特性用MISFETQH のチャネル形成領域の形成領域に導入され、チャネル形成領域11Pが形成される。これらの不純物の導入はフォトリソグラフィ技術で形成されたマスクを使用し打ち分けられる。
【0098】この不純物を導入する工程によって、前記抵抗素子R、負性特性用MISFETQH 、QL の夫々がほぼ完成する。
【0099】次に、層間絶縁膜12を形成し、この後、転送用MISFETQT の一方の半導体領域に相当するn+ 型半導体領域9上において、層間絶縁膜12に接続孔12Hを形成する。そして、図15及び図6に示すように、前記層間絶縁膜12上にデータ線(DL)13を形成する。
【0100】次に、層間絶縁膜14を形成し、この層間絶縁膜14の上部にメインワード線(WL)15及び基準電源線15を形成する。
【0101】次に、前記図1及び図2に示すように、最終保護膜16を形成する。
【0102】これら一連の工程を施すことによって、本実施例のSRAMは完成する。
【0103】なお、メモリセルアレイ以外の周辺回路を構成する素子、例えばMISFETは、TFT構造のMISFETでは動作電流が充分に確保できず、駆動能力が小さいので、転送用MISFETQT と同様に基板に形成される。
【0104】以上説明したように、本発明の実施例1によれば、以下の構成及びこの構成による作用効果が得られる。
【0105】(1)p- 型半導体基板1の主面上に形成された多結晶珪素膜(薄膜)11にソース領域、チャネル形成領域、ドレイン領域の各々を順次チャネル長方向に配列し、前記多結晶珪素膜11のチャネル形成領域の下部にゲート絶縁膜を介在しゲート電極を構成したTFT構造(薄膜構造)のMISFETを備えた(SOI構造を備えた)SRAMにおいて、第1しきい値電圧を有するTFT構造の負性特性用MISFETQH を構成するとともに、前記負性特性用MISFETQH のチャネル導電型と同一チャネル導電型(n型チャネル導電型)で構成され、前記負性特性用MISFETQH の第1しきい値電圧と異なる第2しきい値電圧に設定され、前記負性特性用MISFETQH のゲート電極9にゲート電極9が電気的に短絡され、かつ前記負性特性用MISFETQH のソース領域(本実施例においてはソース領域が省略されるので、チャネル形成領域11P)にドレイン領域(同様にドレイン領域が省略されるので、チャネル形成領域11I)が電気的に直列に接続された、TFT構造の負性特性用MISFETQL を備える。
【0106】上述した構成(1)によれば、SRAMにおいて、下記の作用効果が得られる。(A)前記TFT構造の負性特性用MISFETQH 、負性特性用MISFETQL のいずれも、非動作時の電流はドレイン端部の電界によるバンド間トンネル電流が支配的であり、ゲート電圧の増加に伴い、ドレイン端部の電界が緩和されるので、電流量が減少する負性特性を示す。さらに、ゲート電圧を増加すると、動作電流が流れるので、電流量が増加する。つまり、電流対電圧特性において、特定のゲート電圧のときに最小電流領域が存在する。そして、前記負性特性用MISFETQH の第1しきい値電圧に対して負性特性用MISFETQL の第2しきい値電圧を変え、前記負性特性用MISFETQH に負性特性用MISFETQL を電気的に直列に接続することで、最小電流領域の電圧値の異なる2種類の負性曲線が得られ、しかも、前記負性特性用MISFETQH の負性曲線と負性特性用MISFETQL の負性曲線とが結合される部分に電圧の増加に対して電流量が増加から減少に向かう最大電流領域が得られる。この結果、合計、2個所の最小電流領域及び1個所の最大電流領域をもつ負性特性を得ることができる。
【0107】(B)前記TFT構造の負性特性用MISFETQH 、負性特性用MISFETQL の夫々のチャネル形成領域11P、11Iの夫々は前記1層の多結晶珪素膜11で形成でき、しかも夫々のチャネル形成領域11P、11Iは不純物濃度を制御するだけで相互に異なる第1しきい値電圧及び第2しきい値電圧を形成できるので、前記作用効果(A)の2個所の最小電流領域及び1個所の最大電流領域をもつ負性特性を簡単な技術で得られる。(C)前記作用効果(A)の2個所の最小電流領域及び1個所の最大電流領域をもつ負性特性が得られる、TFT構造の負性特性用MISFETQH 、負性特性用MISFETQL のいずれも、チャネル形成領域11P、11I、ソース領域11N及びドレイン領域11Nが多結晶珪素膜11で形成されるので、基板に単結晶珪素基板(p- 型半導体基板1)を使用し、この単結晶珪素基板の主面に素子を形成する所謂シリコンデバイスに対する整合性を向上できる。
【0108】(2)前記構成(1)に記載される、TFT構造の負性特性用MISFETQHのドレイン領域(D)11Nに電源電圧Vccが供給されるとともに、負性特性用MISFETQL のソース領域(S)11Nに電源電圧Vccに比べて低い基準電源Vssが供給され、前記負性特性用MISFETQH の第1しきい値電圧が負性特性用MISFETQL の第2しきい値電圧に比べて高く設定される。
【0109】上述した構成(2)によれば、SRAMにおいて、前記構成(1)の作用効果の他に、下記の作用効果が得られる。(A)前記TFT構造の負性特性用MISFETQH の電流対電圧特性の負性特性において、負性曲線のトンネル電流により電流量が減少する傾きを大きくできるので、前記負性特性用MISFETQHの負性曲線の最小電流領域、負性特性用MISFETQH の負性曲線と負性特性用MISFETQL の負性曲線とが結合された部分の最大電流領域との夫々の間の電流量差を大きくできる。(B)前記TFT構造の負性特性用MISFETQL の電流対電圧特性の負性特性において、前記負性特性用MISFETQH の第1しきい値電圧に比べて第2しきい値電圧を小さく設定し、負性曲線のトンネル電流により電流量が減少する傾きを小さくできるので、電圧の変化による電流量の変化を減少できる。
【0110】(3)前記構成(1)又は構成(2)に記載される、TFT構造の負性特性用MISFETQH のチャネル形成領域11P、負性特性用MISFETQL のチャネル形成領域11Iの夫々は、前記負性特性用MISFETQH のソース領域及び負性特性用MISFETQL のドレイン領域が廃止され、直接、電気的に接続される。
【0111】上述した構成(3)によれば、SRAMにおいて、前記構成(1)の作用効果又は構成(2)の作用効果の他に、前記TFT構造の負性特性用MISFETQH のソース領域及び負性特性用MISFETQL のドレイン領域に相当する占有面積を縮小し、前記負性特性用MISFETQH 及び負性特性用MISFETQL の合計の占有面積を縮小できるので、集積度を向上できる。
【0112】(4)前記構成(1)乃至構成(3)に記載されるいずれかのTFT構造の負性特性用MISFETQH 及び負性特性用MISFETQL はnチャネル導電型で構成され、前記負性特性用MISFETQH のチャネル形成領域11Pはp型半導体領域で構成され、前記負性特性用MISFETQL のチャネル形成領域11Iはi型半導体領域で構成され、前記負性特性用MISFETQH のゲート絶縁膜10、負性特性用MISFETQL のゲート絶縁膜10のいずれも100〔nm〕以下の膜厚で構成される。
【0113】(5)前記構成(1)乃至構成(4)に記載されるいずれかのTFT構造の負性特性用MISFETQH のドレイン領域(D)11N、ゲート電極9の夫々が、電流対電圧特性が直線性を有する抵抗素子(R)11Nを介在して電源電圧Vccに接続され、ワード線(WL)6がゲート電極6に接続された転送用MISFETQT を介在してデータ線(DL)13に接続されるとともに、他方の電極が基準電源Vssに接続された情報蓄積用容量素子Cの一方の電極に接続され、前記負性特性用MISFETQL のソース領域(S)11Nが前記電源電圧Vccに比べて低い基準電源Vssに接続され、前記負性特性用MISFETQH 、負性特性用MISFETQL 、転送用MISFETQT 、抵抗素子R及び情報蓄積用容量素子CはSRAMの情報を記憶するメモリセルMを構成する。
【0114】上述した構成(5)によれば、SRAMにおいて、前記構成(1)の作用効果乃至構成(3)の作用効果の他に、下記の作用効果が得られる。(A)前記TFT構造の負性特性用MISFETQH の負性特性で形成される負性曲線の電流量が増加する領域(動作電流領域)、減少する領域(トンネル電流領域)、負性特性用MISFETQL の負性特性で形成される負性曲線の電流量が増加する領域(動作電流領域)の夫々に前記抵抗素子Rの電流対電圧特性の直線が交差して形成される3つの安定点(動作点)が、メモリセルMの情報蓄積ノード領域VM のロウレベル、中間レベル、ハイレベルの各々として使用できるので、SRAMのメモリセルMとして使用できる。(B)前記SRAMのメモリセルMは、負性特性用MISFETQH 、負性特性用MISFETQL 、転送用MISFETQT、抵抗素子R、情報蓄積用容量素子Cの各々がすべて1個で1つのメモリセルMを構成できるので、前記メモリセルMの占有面積を従来の約半分まで減少でき、SRAMの集積度を向上できる。
【0115】(6)前記構成(5)に記載される、SRAMのメモリセルMの転送用MISFETQT はp- 型半導体基板1の主面にソース領域(n+ 型半導体領域9)、チャネル形成領域(p- 型ウエル領域2)及びドレイン領域(n+ 型半導体領域9)が構成され、前記負性特性用MISFETQH 、負性特性用MISFETQLの夫々は、前記転送用MISFETQT の他方の半導体領域(n+ 型半導体領域9)を夫々のゲート電極9とし、前記転送用MISFETQT の他方の半導体領域の上部にゲート絶縁膜10を介在して形成された多結晶珪素膜(11)に夫々のソース領域(S)11N、チャネル形成領域11P、11I及びドレイン領域(D)11Nが構成され、前記情報蓄積用容量素子Cは前記転送用MISFETQT の他方の半導体領域(n+ 型半導体領域9)とp- 型ウエル領域2との間に形成される接合容量で構成される。
【0116】上述した構成(6)によれば、SRAMにおいて、前記構成(5)の作用効果の他に、SRAMのメモリセルMの転送用MISFETQT の他方の半導体領域(n+ 型半導体領域9)の占有面積に、前記負性特性用MISFETQH 、負性特性用MISFETQL 、情報蓄積用容量素子Cの夫々の占有面積を重複できるので、これらの素子を重複させた分、メモリセルMの占有面積を減少し、SRAMの集積度を向上できる。
【0117】(実 施 例 2)本実施例2は、前記メモリセルの占有面積をより一層減少し、SRAMの集積度を向上した、本発明の第2実施例である。
【0118】本発明の実施例2であるSRAMのメモリセルの構造について、図16(メモリセルの平面図)及び図17(図16のB−B切断線で切った断面図)を使用し説明する。また、前記メモリセルの構造について、図18乃至図23(各製造工程毎に示す平面図)を併せて使用し、説明する。
【0119】本実施例2のSRAMのメモリセルMは、前記実施例1で説明したメモリセルMの基本回路構成と同一であるが、p- 型半導体基板1の主面上に3層の多結晶珪素膜11、21、23の夫々が順次積層され、このうち多結晶珪素膜11、23の夫々に情報蓄積部の素子が構成される。
【0120】情報蓄積部の負性特性用MISFETQH 、QL の夫々は、図16、図17及び図20に示すように、前記実施例1のメモリセルMと同様に構成される。つまり、負性特性用MISFETQH 、QL の夫々は、転送用MISFETQT の他方の半導体領域(n+ 型半導体領域9)上に形成された第1層目の多結晶珪素膜11に構成される。
【0121】情報蓄積部の抵抗素子Rは、図16、図17及び図22に示すように、転送用MISFETQT の他方の半導体領域上に形成された第3層目の多結晶珪素膜23で構成される。つまり、抵抗素子Rは多結晶珪素膜23に低不純物濃度のn型不純物を導入して構成される。
【0122】抵抗素子Rの一端はn型領域23Nに一体に接続される。このn型領域23Nは、層間絶縁膜20及び22に形成された接続孔22Hを通して、転送用MISFETQT の他方の半導体領域(n+ 型半導体領域9)に電気的に接続される。抵抗素子Rの他端は電源電圧線(Vcc)23Nに一体に接続される。電源電圧線23は転送用MISFETQT の他方の半導体領域上に配置される。
【0123】前記第2層目の多結晶珪素膜21は、図16、図17及び図21に示すように、n型不純物が導入され、基準電源線(Vss)21として構成される。この基準電源線21は下層に配置された負性特性用MISFETQH 及びQL と上層に配置された抵抗素子R及び電源電圧線23との間の中間位置に配置される。基準電源線21はその下地の層間絶縁膜20に形成された接続孔20Hを通して負性特性用MISFETQL のソース領域11Sに電気的に接続される。
【0124】また、前記第2層目の多結晶珪素膜21は、転送用MISFETQT の一方の半導体領域(n+ 型半導体領域9)上において、中間導電層21として形成される。この中間導電層21の中央部分は転送用MISFETQT のサイドウォールスペーサ8と素子分離絶縁膜3で周囲を規定された領域内においてn+ 型半導体領域9に電気的に接続される。つまり、中間導電層21の中央部分とn+ 型半導体領域9との接続位置は転送用MISFETQT のゲート電極6に対して自己整合で形成される。中間導電層21の周辺部分は転送用MISFETQT のゲート電極6上及び素子分離絶縁膜3上に形成される。中間導電層21はこの上層のデータ線13に接続孔12Hを通して電気的に接続される。つまり、中間導電層21は、製造工程におけるデータ線13との間のマスク合わせずれを吸収し、見かけ上、n+ 型半導体領域9にデータ線13を自己整合で接続できる。
【0125】図18及び図19は素子分離絶縁膜3で周囲を囲まれた活性領域つまりメモリセルMの転送用MISFETQT の平面形状を示す。図23はデータ線13及びそれよりも下層の導電層の平面形状を示す。
【0126】以上説明したように、本発明の実施例2によれば、前記実施例1の構成及び作用効果の他に、以下の構成及びこの構成による作用効果が得られる。
【0127】(1)前記SRAMのメモリセルMにおいて、転送用MISFETQT の他方の半導体領域(n+ 型半導体領域9)上の第1層目の多結晶珪素膜11で負性特性用MISFETQH 及びQL を構成し、さらに上層の第3層目の多結晶珪素膜23で抵抗素子Rを構成する。
【0128】上述した構成(1)によれば、前記SRAMにおいて、転送用MISFETQT の他方の半導体領域の占有面積に、負性特性用MISFETQH 、QL 及び抵抗素子Rを重複できるので、メモリセルMの占有面積を減少でき、集積度を向上できる。
【0129】(2)前記SRAMのメモリセルMにおいて、第2層目の多結晶珪素膜21で基準電源線21を構成し、第3層目の多結晶珪素膜23で電源電圧線23を構成し、前記基準電源線21に層間絶縁膜22を介在して電源電圧線23を重ね合わせる。
【0130】上述した構成(2)によれば、前記基準電源線21、電源電圧線23の夫々の間に、基準電源線21を一方の電極とし、電源電圧線23を他方の電極とする平滑容量素子を構成できるので、電源変動を低減し、メモリセルMの情報書込み動作、情報読出し動作の夫々の誤動作を低減できる。
【0131】(3)前記SRAMのメモリセルMにおいて、負性特性用MISFETQH 及びQL の上部に基準電源線21を介在して電源電圧線23を構成する。
【0132】上述した構成(3)によれば、前記電源電圧線23からの電界効果を基準電源線21で遮断し低減できるので、負性特性用MISFETQH 、QL の夫々の動作上の信頼性を向上できる。
【0133】(実 施 例 3)本実施例3は、SRAMのメモリセルにおいて、情報蓄積部の負性素子の負性特性の制御性を高めた、本発明の第3実施例である。
【0134】本発明の実施例3であるSRAMのメモリセルの負性素子の基本構造について、図24(モデル化した断面図)を使用し、説明する。
【0135】本実施例3のSRAMのメモリセルMの情報蓄積部の負性素子は、図24に示すように、負性特性用MISFETQH にソース領域(S)11Nが構成されるとともに、負性特性用MISFETQL にドレイン領域(D)11Nが構成される。しかも、負性特性用MISFETQH にソース領域11Nは負性特性用MISFETQL のドレイン領域11Nに一体に構成されかつ電気的に接続される。つまり、負性特性用MISFETQH のソース領域11Nは負性特性用MISFETQL のドレイン領域11Nと兼用される。
【0136】また、負性特性用MISFETQH はソース領域11Nとチャネル形成領域11Pとの間に接合が確実に形成され、同様に、負性特性用MISFETQL はドレイン領域11Nとチャネル形成領域11Iとの間に接合が確実に形成される。つまり、負性特性用MISFETQH のソース領域11N、チャネル形成領域11P、負性特性用MISFETQL のドレイン領域11N、チャネル形成領域11Iの夫々は不純物濃度の制御を確実に行なえる。
【0137】以上説明したように、本発明の実施例3によれば、前記実施例1の構成(1)の作用効果又は構成(2)の作用効果の他に、以下の構成及びこの構成による作用効果が得られる。
【0138】(1)前記実施例1の構成(1)又は構成(2)に記載される、TFT構造の負性特性用MISFETQH のソース領域(S)11N、負性特性用MISFETQL のドレイン領域(D)11Nの夫々は一体化され共有される。
【0139】上述した構成(1)によれば、SRAMにおいて、(A)前記TFT構造の負性特性用MISFETQH の一方のソース領域11Nの占有面積と負性特性用MISFETQL の一方のドレイン領域11Nの占有面積とを重複し、いずれか一方の占有面積に相当する分、負性特性用MISFETQH 及び負性特性用MISFETQL の合計の占有面積を縮小できるので、集積度を向上できる。(B)また、前記TFT構造の負性特性用MISFETQH のチャネル形成領域11Pとソース領域11Nとの間、負性特性用MISFETQL のチャネル形成領域11Iとドレイン領域11Nとの間の夫々に接合が形成され、各々の領域の不純物濃度の制御を確実に行なえるので、負性特性の制御を確実に行なえる。
【0140】(実 施 例 4)本実施例4は、SRAMのメモリセルにおいて、情報蓄積部の負性素子の構成を変えた、本発明の第4実施例である。
【0141】本発明の実施例4であるSRAMのメモリセルの負性素子の基本構造について、図25(モデル化した断面図)を使用し、説明する。
【0142】本実施例4のSRAMのメモリセルMの情報蓄積部の負性素子は、しきい値電圧の低い負性特性用MISFETQL のドレイン領域(D)11Nに電源電圧Vccが接続され、しきい値電圧が高い負性特性用MISFETQH のソース領域(S)11Nに基準電源Vssが接続される。負性特性用MISFETQH のチャネル形成領域11P、負性特性用MISFETQL のチャネル形成領域11Iの夫々は、前記実施例1と同様に、一体化される。
【0143】このように構成されるSRAMのメモリセルMは、前記実施例1とほぼ同様な作用効果が得られる。
【0144】以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0145】例えば、本発明は、前記SRAMのメモリセルMにおいて、情報蓄積部の負性特性用MISFETQL のチャネル形成領域11Iをp型半導体領域で構成してもよい。つまり、本発明は、基本的に、前記負性特性用MISFETQL のしきい値電圧が負性特性用MISFETQH のしきい値電圧に対して相違していればよい。
【0146】また、本発明は、前記SRAMのメモリセルMにおいて、情報蓄積部の負性特性用MISFETQH をチャネル形成領域11Pの表面上にゲート絶縁膜を介在してゲート電極を構成した構造としてもよい。本発明は、同様に、負性特性用MISFETQL をチャネル形成領域11Iの表面上にゲート絶縁膜を介在してゲート電極を構成した構造としてもよい。
【0147】また、本発明は、前記SRAMのメモリセルMにおいて、情報蓄積部の負性特性用MISFETQH のチャネル形成領域11P、負性特性用MISFETQLのチャネル形成領域11Iの夫々を基板上に堆積した非晶質珪素膜(アモルファスシリコン膜)で構成してもよい。
【0148】また、本発明は、前記SRAMのメモリセルMにおいて、転送用MISFETQT のゲート電極6及びワード線6をWSi膜以外のMoSi膜、TiSi膜等を積層した積層膜で構成してもよい。
【0149】また、本発明は、前記SRAMのメモリセルMにおいて、情報蓄積部の負性特性用MISFETQH 、QL の夫々をp型チャネル導電型で構成してもよい。この場合、本発明は、負性特性用MISFETQH のソース領域が電源電圧Vccに接続され、負性特性用MISFETQL のドレイン領域が基準電源Vssに接続される。
【0150】また、本発明は、単体のSRAMに限定されず、マイクロコンピュータに搭載されるSRAMにも適用できる。
【0151】また、本発明は、SRAMに限定されず、負性特性が必要とされるデバイスに広く適用できる。
【0152】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0153】(1)量産性に優れ、かつシリコンデバイスへの整合性に優れた新規な負性特性素子が提供できる。
(2)前記効果(1)が得られるとともに、前記負性特性素子の負性曲線の最適化が図れる。
(3)前記効果(1)又は効果(2)が得られるとともに、前記負性特性素子の占有面積を減少でき、半導体集積回路装置の集積度を向上できる。
(4)前記効果(2)又は効果(3)が得られるとともに、前記負性特性素子の負性特性の制御を確実に行なえる。
(5)前記効果(1)乃至効果(4)のいずれかが得られるとともに、前記負性特性素子を使用し、SRAMのメモリセルが構成できる。
(6)前記効果(5)が得られるとともに、前記SRAMの集積度が向上できる。




 

 


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