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発明の名称 半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−61365
公開日 平成6年(1994)3月4日
出願番号 特願平4−235237
出願日 平成4年(1992)8月11日
代理人 【弁理士】
【氏名又は名称】梶原 辰也
発明者 伊藤 護
要約 目的
パッケージ部の高周波損失を低減する。

構成
ペレット2の各電極パッドとパッケージ5におけるベース41の各インナリード3との間がバンプ接続部4によって、電気的かつ機械的に接続されている。
特許請求の範囲
【請求項1】 高周波帯域で使用されるトランジスタ回路が作り込まれている半導体ペレットと、この半導体ペレットの外方に配線され、半導体ペレットの各電極パッドにそれぞれ電気的に接続されている複数本のインナリードと、半導体ペレットおよびインナリード群を封止するパッケージとを備えており、前記インナリード群がパッケージのベース上にメタライズされている半導体装置において、前記半導体ペレットが前記ベースに、半導体ペレットの前記各電極パッドと前記各インナリードとの間に形成されたバンプ接続部によって、電気的かつ機械的に接続されていることを特徴とする半導体装置。
【請求項2】 前記半導体ペレットおよび前記インナリード群が、気密封止パッケージにより気密封止されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】 前記半導体ペレットおよび前記インナリード群が、前記ベースにポッティングされたレジンによって樹脂封止されていることを特徴とする請求項1に記載の半導体装置。
【請求項4】 前記半導体ペレットは、センチ波帯域で使用される二次元電子ガス電界効果トランジスタ回路が作り込まれたガリウム−砒素半導体基板から形成されており、前記パッケージのベースはセラミックによって形成され、前記インナリードはこのセラミックベース上に導体パターン印刷されて形成されており、前記バンプ接続部は前記半導体ペレットにおけるソース用電極パッド、ドレイン用電極パッドおよびゲート用電極パッド上にそれぞれ形成されたはんだバンプが、溶融後固化されることによって形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項5】 前記ソース用電極パッドの位置がドレイン用電極パッド側にオフセットされていることを特徴とする請求項4に記載の半導体装置。
【請求項6】 請求項1に記載の半導体装置の製造方法であって、前記半導体ペレットの各電極パッドにバンプがそれぞれ形成されるバンプ形成工程と、前記バンプ群が形成された半導体ペレットが前記ベース上に、前記各バンプがベース上の各インナリードにそれぞれ整合された状態で合わされる工程と、前記半導体ペレットと前記ベースとが合わされた状態で、前記バンプがそれぞれ溶融された後固化されて、前記各電極パッドと各インナリードとの間にバンプ接続部がそれぞれ形成される工程と、を備えていることを特徴とする半導体装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、ガリウム−砒素(GaAs)半導体基板から成るペレット(以下、ペレットという。)が用いられた半導体技術に関し、特に、高周波損失の低減技術に係り、例えば、センチ波(Super High Frequency。以下、SHFという。)帯低雑音増幅用電界効果トランジスタ(以下、SHF帯低雑音増幅用FETという。)に利用して有効な技術に関する。
【0002】
【従来の技術】SHF帯低雑音増幅用FETの使用例として、衛星放送(Direct Broadcasting by Satellite。以下、DBSという。)受信用コンバータが挙げられる。このDBS受信用コンバータに使用されるSHF帯低雑音増幅用FETを構成するものとして、二次元電子ガス電界効果トランジスタ(2Demensional Electoron GaAs FieldEffect Transistor。以下、2DEG−FETという。)、がある。
【0003】この2DEG−FETとしては、2DEG−FETペレットが超小型のセラミックパッケージに搭載されているタイプと、2DEG−FETペレットがトランスファモールドによるレジンモールドパッケージに搭載されているタイプと、が実用化されている。
【0004】セラミックパッケージタイプの2DEG−FETは低雑音高利得高性能が要求される場合に使用されており、レジンモールドパッケージタイプの2DEG−FETは廉価版、あるいは、DBS受信用コンバータの段間高周波増幅用として使用されている。
【0005】なお、セラミックパッケージタイプの2DEG−FETの例としては、日本電子工業会(EIAJ)の登録型番で、2SK1615、2SK1845、がある。また、レジンモールドパッケージタイプの2DEG−FETの例としては、同じく、2SK1617、2SK1845、がある。
【0006】また、このような2DEG−FETを述べてある例としては、特開平1−132130号公報、がある。
【0007】ところで、DBS受信用コンバータに使用されるSHF帯低雑音増幅用FETの最重要特性である雑音指数(以下、NFという。)は、FETペレット本体部のNFと、パッケージ部の高周波損失によるNFの悪化分との総和が、SHF帯低雑音増幅用FETとしての公称特性になる。そして、この公称特性であるNFは、次式■で表わされる。
【0008】
NF=FET動作部のNF+入力損失+出力損失÷利得・・・■【0009】■式で、FET動作部のNFは、FETペレット本体部のNFに相当し、入力損失+出力損失部のNFは、パッケージ部の高周波損失NFに相当する。
【0010】従来、NF低減を目的として、半導体メーカー各社は、FET動作部のNFについての改善に注力して来た。例えば、半導体の電子移動度の改善のため、シリコンFET構造からGaAs−MESFET構造へ、さらに、2DEG−FET構造へと進化させている。
【0011】また、電子移動時間短縮のため、半導体メーカー各社は、ゲート長の微細化に取り組み、現在のところ、0.15μm程度以下についての超微細加工の量産技術が確立されている。
【0012】一方、パッケージ部の高周波損失によるNFの悪化分についての低減策としては、リードインダクタンスおよび電極間静電容量の低減を目的として、超小型セラミックパッケージが採用されている。そして、セラミックパッケージの採用と共に、ボンディングワイヤ長さが0.5mm程度に極力短くされ、また、複数本の並列ワイヤボンディング技術が実施されている。
【0013】これによって、インダクタンスが低減されるとともに、パッケージの電極部面積が極力縮小される。さらに、セラミックパッケージの中空構造に因る誘電率の最小化によって電極間静電容量の低減が確保されている。
【0014】他方、廉価版を狙ったレジンモールドパッケージタイプのSHF帯低雑音増幅用FETにおけるパッケージ部は充填レジン材によって誘電率が増すため、パッケージの高周波損失はその分、大きくなる。
【0015】しかし、リードフレーム形状の工夫により、入出力容量はセラミックパッケージタイプの場合よりも、むしろ小さくなっている。また、リードインダクタンスの低減策として、非磁性体リードフレーム材(銅系材料)が採用されている。
【0016】しかし、レジンモールドタイプは、セラミックパッケージに同一のペレットを搭載した場合に対して、NFが未だ劣る。
【0017】
【発明が解決しようとする課題】前述したように、SHF帯低雑音増幅用FETについてNF低減による高性能化は、従来、主としてFET動作部のNF改善で行なわれて来た。しかし、SHF帯低雑音増幅用FETにおいては、12GHzにおけるNF値が0.5dB近辺を境界にして、FET動作部のNF改善技術では不利になるため、パッケージ部の高周波損失NFの低減施策を講じる方が、FET動作部のNF低減施策を講じるよりも一層効果的であることが、本発明者によって明らかにされた。
【0018】本発明の目的は、高周波雑音指数低減に寄与するパッケージ部の高周波損失を低減することができる半導体装置およびその製造方法を提供することにある。
【0019】本発明の第2の目的は、レジンモールドパッケージ品のコストメリットに注目し、より高性能なレジンモールドパッケージタイプのSHF帯低雑音増幅用FETを提供することにある。
【0020】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0021】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を説明すれば、次の通りである。
【0022】すなわち、高周波帯域で使用されるトランジスタ回路が作り込まれている半導体ペレットと、この半導体ペレットの外方に配線され、半導体ペレットの各電極パッドにそれぞれ電気的に接続されている複数本のインナリードと、半導体ペレットおよびインナリード群を封止するパッケージとを備えており、前記インナリード群がパッケージのベース上にメタライズされている半導体装置において、前記半導体ペレットが前記ベースに、半導体ペレットの前記各電極パッドと前記各インナリードとの間に形成されたバンプ接続部によって、電気的かつ機械的に接続されていることを特徴とする。
【0023】また、前記半導体ペレットおよび前記インナリード群が、前記ベースにポッティングされたレジンによって樹脂封止されていることを特徴とする。
【0024】
【作用】前記した第1の手段によれば、ボンディングワイヤが廃止されるため、ボンディングワイヤの長さに起因するインダクタンスを低減することができる。その結果、パッケージ部の高周波損失を低減することができ、半導体装置全体としてのNF値を下げることができる。
【0025】さらに、前記した第2の手段によれば、レジンモールドパッケージタイプに構成されているにもかかわらず、ワイヤレス化によりボンディングワイヤ周辺のレジン材に起因する高周波損失を低減することができるため、NF値をきわめて効果的に低減することができる。
【0026】
【実施例】図1は本発明の一実施例であるSHF帯低雑音増幅用FETを示す縦断面図、図2は図1のII−II線に沿う平面断面図、図3はそれに使用されているペレットを示す平面パターン図、図4はその縦断面図である。図5以降は本発明の一実施例であるSHF帯低雑音増幅用FETの製造方法を示す各説明図である。
【0027】本実施例において、本発明に係る半導体装置は、SHF帯低雑音増幅用FET1として構成されている。このSHF帯低雑音増幅用FET1は、図3および図4に示されているように構成されているペレット2と、ペレット2に作り込まれた2DEG−FET回路を外部に電気的に引き出すための複数本のインナリード3と、はんだ材料(Pb/Sn)が用いられて半球形状に形成されたバンプがペレット2の電極パッドと各インナリード3との間で溶着されることにより、両者を電気的かつ機械的に接続しているバンプ接続部4と、セラミックが用いられて気密室を構成するように形成されており、ペレット、各インナリードおよびバンプ接続部4を気密封止しているパッケージ5と、セラミックパッケージ5の外面にメタライズ層を介してボンディングされて、各インナリード3にそれぞれ電気的に接続されている複数本のアウタリードとを備えており、後述するような製造方法によって製造されている。
【0028】図3および図4に示されているペレット2は、GaAs半導体基板(ウエハ)の状態で2DEG−FET回路を作り込まれてから個別に分離されて製造されている。
【0029】図4に示されているように、ペレット2は、GaAs基板部11と、GaAsエピタキシャル成長によって形成されているアンドープド層12aおよび2次元電子ガス層12bを有する2次元ガス形成層12と、同じく2次元電子ガス供給層13と、同じくコンタクト層14と、Au・Ge/Ni/Auから成るソース15と、同じくドレイン16と、Alから成るゲート17と、燐シリケートガラス(PSG)およびSiO2 から成る第1保護膜(第1パッシベーション膜)18と、Au系材料から成る電気配線層19と、P−SiN(プラズマ−シリコンナイトライド)から成る第2保護膜(第2パッシベーション膜)20とを備えている。
【0030】また、図3に示されているように、ペレット2は一対のソース用電極パッド21、単一のドレイン用電極パッド22、および一対のゲート用電極パッド23を備えている。これら電極パッド21、22および23は配線層19を介してソース15、ドレイン16およびゲート17にそれぞれ電気的に接続されている(図4参照)。
【0031】そして、図3に示されているように、一対のソース用電極パッド21、21は略ホームベース形状にそれぞれ形成されており、ペレット2の一対の端辺付近において互いに正対するようにそれぞれ配設されている。
【0032】また、単一のドレイン用電極パッド22は略正方形形状に形成されており、両ソース用電極パッド21と21とを結ぶ線のゲート用電極パッド23と反対側の略中央位置に配設されている。
【0033】さらに、一対のゲート用電極パッド23、23は略正方形形状にそれぞれ形成されており、ゲート17を挟んでドレイン用電極パッド22と反対側において、互いに、およびソース用電極パッド21に対して適当な間隔を置いて並ぶように配設されている。
【0034】そして、図3および図4に示されているように、ソース用電極パッド21、ドレイン用電極パッド22およびソース用電極パッド23には、各ソース用はんだバンプ24、ドレイン用はんだバンプ25および各ゲート用はんだバンプ26が、それぞれ略半球形状に形成されている。例えば、各はんだバンプは、Pbが95%、Snが5%のはんだ材料が用いられて、スクリーン印刷法等によって形成されている。
【0035】次に、本発明の一実施例であるSHF帯低雑音増幅用FETの製造方法を前記構成にかかるペレットが用いられた場合について説明する。そして、この説明により、前記SHF帯低雑音増幅用FET1の構成についての詳細が同時に明らかにされる。
【0036】本実施例にかかるSHF帯低雑音増幅用FETの製造方法には、図5〜図7に示されている多連リードフレームが使用される。
【0037】多連リードフレーム30は、セラミックとの熱膨張係数差の小さいコバールが用いられて、打ち抜きプレス加工等の適当な手段により略矩形の枠板形状に形成されており、その表面にはAuめっき膜が被着されている。
【0038】図5に示されているように、多連リードフレーム30は複数個の単位リードフレーム31を備えており、各単位リードフレーム31は同一パターンが一方向に繰り返されるように横一列に並べられて一体的に連設されている。
【0039】単位リードフレーム31は略正方形の枠板形状に形成されている外枠32を備えており、外枠32の一部は隣り合う単位リードフレーム31相互において実質的に共用されるようになっている。
【0040】外枠32の一方の対角線上にはソース用のアウタリード33が一対、一直線状に配されて互いに対向するように突設されており、外枠32の他方の対角線上にはドレイン用アウタリード34およびゲート用アウタリード35が一直線状に、かつ、ソース用アウタリード33、33との交差部において電気的な絶縁ギャップがそれぞれ介在されるように配されて、両隅部からそれぞれ一体的に突設されている。両ソース用アウタリード33、33はドレイン用アウタリード34およびゲート用アウタリード35よりも幅広に設定されている。
【0041】なお、図5中、36、37は位置決め用の透孔および切欠部である。
【0042】単位リードフレーム31には気密封止パッケージ5をキャップ(後記する。)およびスリーブ42と協働して形成するためのベース41が、各アウタリード33、34、35の集中部上に配されて銀蝋付け部40(後述する。)を介して固着されている。
【0043】ベース41はセラミックが用いられて外形形状が八角形の平盤形状に形成されており、ベース41の上面上には、いずれもタングステン(W)の母層に金(Au)のめっき層を被着されて成るソース用インナリード43、ドレイン用インナリード44およびゲート用インナリード45がそれぞれメタライズされている。各インナリード43、44、45はベース41のグリーンシート状態で導体パターン印刷が、ベース41の上面、側面、下面にわたって実施されることにより形成されている。
【0044】スリーブ42はセラミックが用いられて外形形状が八角形で、内形形状が円形の両端開口の筒形状に形成されており、ベース41の上面に同心的に配されて一体化されている。そして、スリーブ42の上側開口端面には金−錫(Au−Sn)合金から成る封止材層46が、メタライズ法等の適当な手段によって被着されている。すなわち、スリーブ42はグリーンシート状態で上面に導体印刷が実施された後、ベース41上に圧着されてベース41と共に焼成されることにより、完全な接合状態で一体化されている。
【0045】図6に示されているように、ソース用インナリード43はベース41上面におけるスリーブ42の中心線上に配されて、その幅が中央部で狭くなり、かつ、途中で中断した状態に形成されている。ソース用インナリード43の外側端部はベース41上においてスリーブ42の対向する一対の側壁をそれぞれ貫通されてベース41の裏面にまでそれぞれ延設されている。図7に示されているように、このベース41の裏面におけるソース用インナリード43の両方の延長端部は、前記単位リードフレーム31におけるソース用アウタリード33、33と機械的かつ電気的に接続するためのメタライズ層53、53をそれぞれ実質的に構成している。
【0046】ドレイン用インナリード44はベース41におけるスリーブ42の中心線上においてソース用インナリード43の片脇にそれぞれ配され、先端に絶縁ギャップをとって対向されている。ドレイン用インナリード44の外側端部はベース41上においてスリーブ42の側壁を貫通されてベース41の裏面にまで延設されている。ベース41の裏面におけるドレイン用インナリード44の延長部は、前記単位リードフレーム31におけるドレイン用アウタリード34と機械的かつ電気的に接続するためのメタライズ層54を実質的に構成している。
【0047】ゲート用インナリード45はベース41におけるスリーブ42の中心線上においてソース用インナリード43の片脇にそれぞれ配され、先端に絶縁ギャップをとって対向されている。ゲート用インナリード45の外側端部はベース41上においてスリーブ42の側壁を貫通されてベース41の裏面にまで延設されている。ベース41の裏面におけるゲート用インナリード45の延長部は、前記単位リードフレーム31におけるゲート用アウタリード35と機械的かつ電気的に接続するためのゲート用メタライズ層55を実質的に構成している。
【0048】そして、各メタライズ層53、54、55には銀蝋付け処理のための銀蝋材(図示せず)がそれぞれ被着されている。このように構成されたベース41は単位リードフレーム31の各アウタリード33、34、35の集中部に、各メタライズ層53、54、55が前記した所定のアウタリード33、34、35に対応されて載置されて、加熱炉を通される等の適当な手段によって銀蝋付け処理を施される。
【0049】この銀蝋付け処理により、ベース41の各メタライズ層53、54、55に予め被着された蝋材が溶融した後に、冷却して固化するため、各メタライズ層53、54、55と各アウタリード33、34、35との間には銀蝋付け部40がそれぞれ形成される。そして、各銀蝋付け部40により、ソース用メタライズ層53とソース用アウタリード33、ドレイン用メタライズ層54とドレイン用アウタリード34、ゲート用メタライズ層55とソース用アウタリード35がそれぞれ機械的かつ電気的に接続されるため、ベース41が単位リードフレーム31上に固着された状態になる。
【0050】そして、ベース41が単位リードフレーム31上に固着された状態において、ソース用インナリード43はソース用アウタリード33に、ドレイン用インナリード44はドレイン用アウタリード34に、ゲート用インナリード45はゲート用アウタリード35にメタライズ層53、54、55を介してそれぞれ電気的に接続されていることになる。
【0051】このように構成されているワークとしての多連リードフレーム30には、前記構成にかかるペレット2がギャングボンディング工程において、図8に示されているように各単位リードフレーム31におけるベース41の各インナリード43、44、45上に各はんだバンプ24、25、26によってそれぞれギャングボンディングされる。
【0052】すなわち、ギャングボンディング工程における一方のワークである多連リードフレーム30には、はんだペースト(図示せず)が各インナリード43、44、45上にディスペンサによる塗布法等の適当な手段によって、予め塗布される。このはんだペーストとしては、例えば、Pb=95%、Sn=5%のはんだペースト材料が使用される。
【0053】前述したようにバンプ形成工程において、他方のワークであるペレット2には各はんだバンプ24、25、26が各電極パッド21、22、23に配されて略半球形状に予め突設される。
【0054】そして、ギャングボンディング工程において、ペレット2は多連リードフレーム30の各単位リードフレーム31におけるベース41上に下向きに載置される。この際、ペレット2のソース用はんだバンプ24とベース41のソース用インナリード43とが、ドレイン用はんだバンプ25とドレイン用インナリード44とが、また、ゲート用はんだバンプ26とゲート用インナリード45とがそれぞれ整合するように配置される。このようにして載置された状態で、各はんだバンプ24、25、26が各インナリード43、44、45上に塗布されたはんだペーストの粘性に保持された状態になるため、ペレット2はベース1に仮止めされた状態になる。
【0055】この仮止め状態で、各ベース41に各ペレット2が合わせられた多連リードフレーム30はヒートブロック(図示せず)に載せられて、溶融温度(約400℃)以上に加熱される。この加熱によって、各はんだバンプ24、25、26はペレット2の各電極パッド21、22、23と各インナリード43、44、45との間でそれぞれ溶融され、その後、冷却して固化することになる。
【0056】このはんだバンプ24、25、26の溶融固化によって、各電極パッド21、22、23と各インナリード43、44、45との間にはバンプ接続部4がそれぞれ形成されるため、それらの間はそれぞれ溶着された状態になる。したがって、ペレット2はベース1の各インナリード43、44、45に電気的かつ機械的にギャングボンディングされた状態になる。
【0057】なお、ギャングボンディング作業におけるはんだ付け時には、はんだバンプが溶融して固化する際に、表面張力によるセルフアライメント作用が働くため、ペレット2側の各電極パッド21、22、23とベース41側の各インナリード43、44、45との間の位置精度が自動的に確保されることになる。
【0058】以上のようにしてギャングボンディング作業を実施されたワークとしての多連リードフレーム30には、パッケージ成形工程において、気密封止パッケージが図9に示されているように形成される。
【0059】すなわち、図10に示されているように、セラミックが用いられてスリーブ42に対応するキャップ形状に形成されているキャップ47が、スリーブ42の上端面に形成された封止材層46上に被せられる。
【0060】図10に示されているセラミック製キャップ47は、平面外形形状が前記セラミックスリーブ42の外形形状に外接する円形の平盤形状に形成され、その下端面に窪み48が一定深さの円形穴形状に没設されている。キャップ42の窪みに隣接する端面には、メタライズ層49が環状に形成されている。例えば、メタライズ層49はAuめっきの後に、Auが重量比で80%のAu−Snはんだ材料が、厚さ約50μmのリング状に熱圧着法により仮止めされることにより、形成されている。
【0061】そして、スリーブ42上にキャップ47が被せられた状態で、多連リードフレーム30がヒートブロック(図示せず)上に置かれて、約320℃に加熱される。この加熱と共に、キャップ47のメタライズ層49がセラミックスリーブ42上面の封止材層46に押し付けられて、適当な振動が加えられる。この加熱、押圧および振動によって、はんだ材料が溶融されると、キャップ47がスリーブ42に封止材層46によって溶着されるため、キャップ47とスリーブ42との間が封着されることになる。
【0062】次いで、以上のようにして気密封止パッケージ5が成形された多連リードフレーム30は切断工程において、切断金型とプレスが用いられて、各アウタリード33、34、35を所定のリード長さに切断される。この切断に伴って、多連リードフレーム30は個別のSHF帯低雑音増幅用FET1に分断されたことになる。この際、各アウタリードの長さは、高周波特性測定を容易にするため、6mm以上にすることが望ましい。
【0063】その後、選別工程において、所定のSHF帯低雑音増幅用FET1についての製品規格に基づいた電気的特性(AC・DC)に関しての測定によって良品不良品の選別検査、並びに、外観検査等が実施される。
【0064】次に、梱包工程において、顧客要求に応じて、マガジン梱包、テーピング梱包等の梱包処理が実施され、最終出荷形態となる。なお、梱包前に必要に応じて顧客実裝に必要なリード長さへのリード切断が実施される場合がある。
【0065】図11に示されているように、このSHF帯低雑音増幅用FET1は衛星放送用アンプを構築するためのプリント配線基板60の表面上に載置されるとともに、各アウタリードについてリフローはんだ付け加工によって機械的かつ電気的に接続されることにより、所謂表面実装される。
【0066】前記実施例によれば次の効果が得られる。
■ 従来のSHF帯低雑音増幅用FETにおいては、ペレットの各電極パッドとベースの各インナリードとの間の電気的接続は、長さが約0.5〜0.8mm程度で、太さが20μm程度のAuワイヤにより行なわれていたが、本実施例に係るSHF帯低雑音増幅用FETにおいては、各電極パッドとインナリードとの間が、高さおよび直径が10〜50μm程度のはんだバンプ接続部によって接続されることにより、ペレットの各電極パッドとベースの各インナリードとの間のインダクタンスを低減させることができるため、パッケージ部における高周波損失を入力回路および出力回路の両方について低減させることができ、その結果、SHF帯低雑音増幅用FET全体としてのNFをきわめて効果的に低減させることができる。
【0067】■ ペレットとベースとをバンプ接続部群によって電気的かつ機械的にギャングボンディングすることにより、ワイヤボンディングによって接続する場合に比べて、接続の作業性を高めることができる。
【0068】■ SHF帯低雑音増幅用FETにおいて、ソースおよびゲートのそれぞれに2個のはんだバンプ接続部を形成することにより、ソースおよびゲートにおける電極パッドとインナリードとの間の通電量を増加させることができるため、電力を充分に増巾させることができる。
【0069】図12は本発明の実施例2であるSHF帯低雑音増幅用FETに使用されているペレットを示す底面図である。
【0070】本実施例2が前記実施例1と異なる点は、ペレット2Aの2個のソース用電極パッド21A、21Aの位置が、ドレイン用電極パッド22A側に寸法Aだけオフセットされている点にある。
【0071】本実施例2によれば、ソース用電極パッド21Aとゲート用電極パッド23Aとの間における寄生静電容量を低減させることができるため、SHF帯低雑音増幅用FETにおいて、パッケージ部のNFをより一層低減することができる。
【0072】図13は本発明の実施例3であるSHF帯低雑音増幅用FETを示す縦断面図である。
【0073】本実施例3が前記実施例1と異なる点は、気密封止パッケージ5の内部にシリコンオイル61が充填され、このシリコンオイル61にペレット2、インナリード3群およびバンプ接続部4群が浸漬されている点、にある。
【0074】本実施例3によれば、ペレット2の発熱がシリコンオイル61に放熱されるため、放熱性能を向上させることができる。
【0075】図14は本発明の実施例4であるSHF帯低雑音増幅用FETを示す縦断面図である。
【0076】本実施例4が前記実施例1と異なる点は、ペレット2にヒートシンク62がボンディング層63によって接着されており、この互いに接合されたペレット2とヒートシンク62とが気密封止パッケージ5の内部に充填されたシリコンオイル61に浸漬されている点、にある。
【0077】本実施例4によれば、ペレット2の発熱がヒートシンク62によってシリコンオイル61に効果的に放散され、さらに、シリコンオイル61を通じて、気密封止パッケージ5の外殻に伝播されるため、放熱性能がきわめて良好になる。
【0078】図15は本発明の実施例5であるSHF帯低雑音増幅用FETを示す縦断面図である。
【0079】本実施例5が前記実施例1と異なる点は、ペレット2等が気密封止パッケージ5によって気密封止される代わりに、ベース41上においてポッティングレジンによる樹脂封止パッケージ5Aによって樹脂封止されている点にある。
【0080】本実施例5によれば、パッケージを小形に形成することができるとともに、製造コストを大幅に低減させることができる。
【0081】また、ペレット2の各電極パッドとベース41の各インナリード3との間がバンプ接続部4によって電気的に接続されているため、バンプ接続部4と樹脂封止パッケージ5Aの樹脂との間における寄生静電容量を低減させることができる。
【0082】図16は本発明の実施例6であるSHF帯低雑音増幅用FETを示す縦断面図である。
【0083】本実施例6が前記実施例1と異なる点は、パッケージがポッティングレジンによる樹脂封止パッケージ5Bによって形成されているとともに、この樹脂封止パッケージ5Bがベース41Bの底面に穴内64にポッティングレジンが充填されることにより形成されている点にある。
【0084】本実施例6によれば、前記実施例5と同様の効果が得られる。
【0085】なお、前記実施例5および6において、ポッティングレジンとして、ポリ・テトラ・フルオロ・エチレン樹脂や、ポリ・フェニレン・エーテル樹脂等の誘電率の低い樹脂材料を使用することによって、より一層の低雑音化を図ることができる。
【0086】以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0087】例えば、バンプ接続部を形成するためのはんだバンプは、ペレット側に配設するに限らず、ベース側に配設してもよい。
【0088】また、バンプ接続部を形成するためのバンプの材料としては、はんだ材料を使用するに限らず、他の導電材料を使用してもよい。
【0089】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるSHF帯低雑音増幅用FETの製造技術に適用した場合について説明したが、それに限定されるものではなく、GaAs半導体から成るペレットを備えている他の用途のFETや、集積回路装置(IC)等の半導体装置についての製造技術全般に適用することができる。
【0090】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、次の通りである。
【0091】ペレットの各電極パッドとベースの各インナリードとの間をバンプ接続部によって、電気的かつ機械的に接続することにより、ペレットの各電極パッドとベースの各インナリードとの間のインダクタンスを低減させることができるため、パッケージ部における高周波損失を低減させることができ、その結果、半導体装置全体としてのNFをきわめて効果的に低減させることができる。




 

 


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