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発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−61271
公開日 平成6年(1994)3月4日
出願番号 特願平4−213088
出願日 平成4年(1992)8月11日
代理人 【弁理士】
【氏名又は名称】筒井 大和
発明者 小松 憲代 / 大鹿 克志
要約 目的
半導体集積回路装置を構成する半導体集積回路素子の能動層の高活性化を維持しつつ、かつ、その素子のバックゲート耐圧を向上させる。

構成
MES・FET5の形成された素子形成部4を、アニール時におけるMES・FET5の半導体層5aの活性化向上に適した第1絶縁膜6によって被覆し、かつ、素子分離部3を、MES・FET5のバックゲート耐圧の向上に適した第2絶縁膜7によって被覆した。
特許請求の範囲
【請求項1】 半導体基板の素子分離部に挟まれた素子形成部に、所定の不純物の導入された半導体層と、前記半導体層に接触する電極とを有する半導体集積回路素子が形成された半導体集積回路装置であって、前記素子形成部と、前記素子分離部とを各々異なる材質の絶縁膜によって被覆したことを特徴とする半導体集積回路装置。
【請求項2】 前記半導体集積回路素子が電界効果形トランジスタであり、前記半導体層がソース領域およびドレイン領域であり、前記電極がゲート電極であることを特徴とする請求項1記載の半導体集積回路装置。
【請求項3】 前記素子形成部を、前記半導体層のアニール時における活性化に適した第1絶縁膜によって被覆し、前記素子分離部を、前記半導体集積回路素子のバックゲート耐圧向上に適した第2絶縁膜によって被覆したことを特徴とする請求項1または2記載の半導体集積回路装置。
【請求項4】 前記半導体基板が化合物半導体からなり、前記第1絶縁膜がSiOからなり、前記第2絶縁膜がSiNからなることを特徴とする請求項1、2または3記載の半導体集積回路装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置技術に関し、例えば化合物半導体集積回路装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】例えば従来の化合物半導体集積回路装置においては、化合物半導体基板に形成されたMES・FET(Metal Semiconductor FET)の形成された素子形成部も、MES・FETの形成されていない素子分離部も、アニール時におけるMES・FETのソース・ドレイン領域の活性化を向上させることを考慮した絶縁膜によって被覆されていた。
【0003】
【発明が解決しようとする課題】ところが、上記従来の技術においては、上記絶縁膜の材料の選択に際して、MES・FETの降伏電圧を向上させること、すなわち、バックゲート耐圧を向上させることについて考慮されていないことを本発明者は見い出した。
【0004】本発明は上記課題に着目してなされたものであり、その目的は、半導体集積回路装置を構成する半導体集積回路素子の能動層の高活性化を維持しつつ、かつ、その素子のバックゲート耐圧を向上させることのできる技術を提供することにある。
【0005】本発明の前記ならびにその他の目的と新規な特徴は、明細書の記述および添付図面から明らかになるであろう。
【0006】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0007】すなわち、請求項1記載の発明は、半導体基板の素子分離部に挟まれた素子形成部に、所定の不純物の導入された半導体層と、前記半導体基板に接触する電極とを有する半導体集積回路素子が形成された半導体集積回路装置であって、前記素子形成部と、前記素子分離部とを各々異なる材質の絶縁膜によって被覆した半導体集積回路装置構造とするものである。
【0008】
【作用】上記した請求項1記載の発明によれば、例えばMES・FETの形成された素子形成部を、アニール時におけるMES・FETのソース・ドレイン領域の活性化を向上させる第1絶縁膜によって被覆し、素子分離部を、MES・FETのバックゲート耐圧を向上させる第2絶縁膜によって被覆することにより、アニール時における上記ソース・ドレイン領域の高活性化を維持しつつ、かつ、その素子のバックゲート耐圧を向上させることが可能となる。
【0009】
【実施例】図1は本発明の一実施例である半導体集積回路装置の要部断面図、図2の(a)は所定の絶縁膜と半導体集積回路素子のバックゲート耐圧との関係を示すグラフ図、図2の(b)は所定の絶縁膜と半導体集積回路素子の能動層の活性化率との関係を示すグラフ図、図3〜図5は図1の半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【0010】図1に示す本実施例の半導体集積回路装置を構成する半導体基板1は、例えばガリウム・ヒ素(GaAs)等のような化合物半導体からなる。
【0011】半導体基板1の上部には、例えばp形不純物であるマグネシウム(Mg)が導入されてなる半導体層2が形成されている。
【0012】半導体基板1において、素子分離部3に挟まれた素子形成部4には、例えばMES・FET5が形成されている。
【0013】MES・FET5は、半導体層2の上部に形成された半導体層5aと、半導体層5a上に形成されたゲート電極5bとから構成されている。
【0014】半導体層5aは、例えばn形不純物であるシリコン(Si)が導入されてなり、ソース層5a1 と、ドレイン層5a2 と、ソース層5a1 およびドレイン層5a2 に挟まれたチャネル層5a3 とから構成されている。
【0015】なお、ソース層5a1 は、後述する第1絶縁膜6および第2絶縁膜7に穿孔された接続孔8を通じてソース電極9と電気的に接続されている。また、ドレイン層5a2 は、第1絶縁膜6および第2絶縁膜7に穿孔された接続孔8を通じてドレイン電極10と電気的に接続されている。
【0016】ゲート電極5bは、例えばタングステンシリサイド(WSi)からなり、チャネル層5a3 と接触した状態で、半導体基板1上に形成されている。
【0017】ところで、本実施例においては、素子形成部4のMES・FET5は、第1絶縁膜6によって被覆され、素子分離部3は、半導体基板1および第1絶縁膜6上に堆積された第2絶縁膜7によって被覆されている。なお、第1絶縁膜6および第2絶縁膜7の厚さは、製品によって異なるので一概には言えないが、例えば200nm程度である。
【0018】第1絶縁膜6は、例えばプラズマCVD法によって形成されたSiO(P−SiO)等、アニール時における半導体層5aの活性化に適した絶縁材料からなる。
【0019】また、第2絶縁膜7は、例えばプラズマCVD法によって形成されたSiN(P−SiN)等、MES・FETのバックゲート耐圧の向上に適した絶縁材料からなる。バックゲート効果は、素子分離されたMES・FET付近に電極を設け、この電極に電圧を印加した際にMES・FETのしきい電圧が減少する現象であり、バックゲート耐圧とは、そのとき印加した電圧値で表される。
【0020】図2の(a)に所定の絶縁材料(屈折率で表示)と、バックゲート耐圧との関係を示す。また、図2の(b)に所定の絶縁材料(屈折率で表示)と、能動層の活性化率との関係を示す。
【0021】図2からP−SiOは、バックゲート耐圧はP−SiNよりも低いが、活性化率はP−SiNよりも高いことが判る。反対に、P−SiNは、バックゲート耐圧は高いが、活性化率は低いことが判る。
【0022】このような半導体集積回路装置の製造方法の例を図3〜図5によって説明する。 まず、図3に示すように、MES・FET5の形成された半導体基板1上に、例えばプラズマCVD法等によってSiOからなる第1絶縁膜6を被着した後、第1絶縁膜6上にフォトレジスト膜11をスピンコート法等によって塗布する。
【0023】続いて、フォトレジスト膜11を、図4に示すように、素子形成部4上のみに残るようにフォトリソグラフィ技術によってパターニングした後、残されたフォトレジスト膜11をエッチングマスクとして第1絶縁膜6をパターニングする。
【0024】その後、フォトレジスト膜11を除去した後、半導体基板1上に、例えばプラズマCVD法によってSiNからなる第2絶縁膜7を被着する。
【0025】続いて、第1絶縁膜6および第2絶縁膜7にソース層5a1 およびドレイン層5a2 の露出する接続孔8を穿孔した後、半導体基板1上に所定の金属膜(図示せず)を堆積する。
【0026】その後、その金属膜をフォトリソグラフィ技術によってパターニングして図1に示したソース電極9およびドレイン電極10を形成して、半導体集積回路装置を製造する。
【0027】このように、本実施例によれば、MES・FET5の形成された素子形成部4をアニール時における半導体層5aの活性化を向上させる第1絶縁膜6によって被覆し、素子分離部3をMES・FET5のバックゲート耐圧を向上させる第2絶縁膜7によって被覆することにより、アニール時における上記半導体層5aの高活性化を維持しつつ、かつ、そのMES・FET5のバックゲート耐圧を向上させることが可能となる。したがって、素子特性が良好で、かつ、ゲート破壊の生じ難い信頼性の高い半導体集積回路装置を得ることが可能となる。
【0028】以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0029】例えば前記実施例においては、素子形成部を被覆するSiOおよび素子分離部を被覆するSiNをプラズマCVD法によって形成した場合について説明したが、これに限定されるものではなく種々変更可能であり、例えば熱CVD法を用いて形成しても良い。
【0030】また、素子形成部を被覆する第1絶縁膜は、SiOに限定されるものではなく種々変更可能であり、アニール時における素子形成部の半導体層の活性化に適した絶縁材料であれば良い。
【0031】また、素子分離部を被覆する第2絶縁膜は、SiNに限定されるものではなく種々変更可能であり、素子形成部の半導体集積回路素子のバックゲート耐圧を向上させるのに適した絶縁材料であれば良い。
【0032】また、前記実施例においては、半導体基板をGaAsとした場合について説明したが、これに限定されるものではなく種々変更可能であり、例えばインジウムリン(InP)等でも良い。
【0033】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるMES・FETを有する半導体集積回路装置に適用した場合について説明したが、これに限定されず種々適用可能であり、例えばSBD(SchottkyBarrier Diode)を有する半導体集積回路装置等のような他の半導体集積回路装置に適用することも可能である。
【0034】この場合、SBDを構成する半導体層およびショットキ電極を前記実施例で説明した第1絶縁膜によって被覆し、それ以外の素子分離部を前記実施例で説明した第2絶縁膜によって被覆することにより、半導体層の高活性化を維持しつつ、SBDの接合耐圧を向上させることが可能となる。
【0035】
【発明の効果】本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0036】上記した請求項1記載の発明によれば、例えばMES・FETの形成された素子形成領域を、アニール時におけるソース・ドレイン領域の活性化を向上させる第1絶縁膜によって被覆し、素子分離領域を、MES・FETのバックゲート耐圧を向上させる第2絶縁膜によって被覆することにより、アニール時における上記ソース・ドレイン領域の高活性化を維持しつつ、かつ、その素子のバックゲート耐圧を向上させることが可能となる。したがって、素子特性が良好で、かつ、ゲート破壊の生じ難い信頼性の高い半導体集積回路装置を得ることが可能となる。




 

 


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