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発明の名称 マルチチップモジュール基板の配線構造
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−53349
公開日 平成6年(1994)2月25日
出願番号 特願平4−202133
出願日 平成4年(1992)7月29日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 石野 正和
要約 目的
多層の配線構造を有するマルチチップモジュ−ル基板において、その上下層を接続するためのスルホ−ル数を層ごとに最適化して、不要なスルホ−ル長での浮遊容量の影響を最小にすることにより、高速信号の伝送を可能にする。

構成
モジュ−ル基板を厚さ方向に多階層に分割して、LSIの搭載表面から下に各層毎でスルホ−ルの形成数を一定割合に削減し、モジュ−ル基板の入出力ピンに接続する構造。
特許請求の範囲
【請求項1】基板の上層部にLSIチップを複数個搭載し、下層部に外部回路と接続するための入出力端子を有し、中間層には複数層の配線層を積層してなるマルチチップモジュ−ル基板において、各層間を接続するスルホ−ルの個数を基板の上層部から下層部になるに従って規則的に減少させたことを特徴とするマルチチップモジュ−ル基板の配線構造。
【請求項2】請求項1において、中間層を上層から有機絶縁膜と金属配線からなる薄膜配線層と、セラミクス絶縁膜と金属配線からなる厚膜配線層との2種類の異なる配線層で構成し、この薄膜配線層と厚膜配線層の境界でスルホ−ルの形成個数を低減することを特徴とするマルチチップモジュ−ル基板の配線構造。
【請求項3】請求項1において、中間層をセラミクス絶縁膜と金属配線からなる厚膜配線層で構成し、この厚膜配線層の特定層でスルホ−ルの形成個数を低減することを特徴とするマルチチップモジュ−ル基板の配線構造。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は電子回路部品を搭載する回路基板に係わり、特に、半導体素子を複数個高密度に実装して、高速信号を搬送するに好適なマルチチップモジュ−ル基板の配線構造に関する。
【0002】
【従来の技術】従来のマルチチップモジュ−ルは、例えば特開平2−203595で例示されているようにグリ−ンシ−ト上に形成された2次元回路パタ−ンを多数枚積層して厚膜基板を形成し、更にその上部には薄膜による配線層を形成している。そして、これらの2次元回路パタ−ンの上下層は基板を貫通するスルホ−ルを用いて電気的な接続を行っている。この場合、スルホ−ルは基板の上部から下部まで一直線に延びており、このスルホ−ルから各層の配線パタ−ンと電気的な接続を取る構造としている。
【0003】また、特開昭58−73193は上記の例と同じく厚膜基板上に薄膜の配線パタ−ンを形成した構造のマルチチップモジュ−ルを示しているが、この場合は上下層を電気的に接続する方法として厚膜基板内のみを貫通するスルホ−ルや途中で切断されたスルホ−ルが用いられており、特に薄膜部でのスルホ−ルパタ−ンには規則性がなく上下層を接続するヴアホ−ルの組合せでスルホ−ルの機能を実現している。また、薄膜から厚膜に電気的な接続を取る場合のスルホ−ルの接続パタ−ンに関してはなんらの言及もない。
【0004】一方、ランダムロジックのLSIを複数個搭載したマルチチップモジュ−ルを設計する場合にはモジュ−ルが必要とする総ゲ−ト数を何個のLSIで実現するかにより実装基板に要求される配線密度は異なる。一般にランダムロジックLSIの入出力ピン数はLSI内部のゲ−ト数に比例して増加するというLentの法則がある。 この法則を式で表すと次式の関係になる。
【0005】
【数1】
P=5N05 (P:入出力ピン数、N:ゲ−ト数)
式中の定数は経験により求まる値であり、ここでは大形計算機に用いるLSIでの経験値を用いた。本式を用いて2Mゲ−トのモジュ−ルに必要な入出力ピン数を求めると7071本となる。一方、2Mゲ−トのモジュ−ルを25分割して80Kゲ−トのLSIで構成しようとすると、LSIの入出力ピン数は1414本となる。即ち、モジュ−ル表面のLSI接続端子数は1414×25で、この信号をモジュ−ルの下層に伝達するスルホ−ル数は35350本必要となる。しかしながらモジュ−ルの裏面で必要な入出力ピン数は前述したように7071本であり、スルホ−ルの形成数は基板の途中で35350本から7071本に減少する。この関係を総ゲ−ト数が2Mゲ−トのモジュ−ルを各種のゲ−ト数で分割したLSIで構成した場合のモジュ−ル基板の表面入出力パッド数と裏面入出力ピン数の関係として表1に示した。
【0006】
【表1】

【0007】表1の関係によれば大規模な論理モジュ−ルを、それよりも集積度の小さな複数個のLSIで形成するとLSIとの電気的な接続点数は、モジュ−ル基板と外部を電気的に接続する点数よりも必ず多くなり、その増加傾向は分割数の増加に比例して増大する。即ち、モジュ−ル基板の表面から裏面へ伝達される信号数は配線層毎に減少しながら基板裏面の入出力ピンに接続される。しかるに、従来のマルチチップモジュ−ルでは、このスルホ−ルの削減ル−ルが必ずしも明確ではなく、■モジュ−ルの薄膜層から厚膜層までを同一のスルホ−ル数で貫通する方式や、■各配線層毎でランダムにスルホ−ル数を削減する方法が取られていた。上記■の方法によるとモジュ−ル基板の積層数が多くなり、基板の厚さが増加すると基板の上層部で配線が完了する信号も基板を貫通するスルホ−ルを介して搬送しなければならず、長いスルホ−ルが有する浮遊容量の影響により高速信号の搬送が困難になっている。また、厚膜でスルホ−ルを形成する場合にはセラミクスのグリ−ンシ−トをポンチで打ち抜いて穴の形成を行うためにスルホ−ルの形成ピッチは200μmが限界であるが、薄膜ではホトリソプロセスによってスルホ−ルを形成するので20〜30μmピッチが可能である。このため、薄膜から厚膜へ同一ピッチでスルホ−ルを形成することは薄膜層でのスルホ−ル密度を有効に利用できない問題があった。
【0008】一方、上記■の方法によればスルホ−ルの設計ル−ルに一定の法則がなく、基板設計が複雑になる欠点があった。
【0009】
【発明が解決しようとする課題】上記の従来技術では表面に複数個のLSIを搭載して基板の裏面から入出力端子を取り出す構造のマルチチップモジュ−ルを形成する場合に、基板内の上下配線を電気的に接続するスルホ−ルを効率的に配置することができない。このために余分に設けられたスルホ−ルの浮遊容量により信号の伝搬速度が低下したり、少ないスルホ−ル密度で配線の上下層を接続するための基板設計に多大の労力を必要としていた。そこで、本発明はモジュ−ル基板のスルホ−ル形成数に一定のル−ルを設けることにより上記の問題点を解決したものである。
【0010】
【課題を解決するための手段】上記の目的は、モジュ−ル基板の表面層から下層になるに従って、形成するスルホ−ル数を一定の割合で逐次削減し、基板表面のLSI入出力端子数を基板の裏面ではモジュ−ルの入出力端子数に合わせることにより達成可能である。
【0011】
【作用】多層の配線層からなるモジュ−ル基板の表面層から下層を接続するスルホ−ルの数を各配線層毎に一定の割合で逐次削減し、LSI間の信号を最短距離で結線する。これにより、信号の伝搬経路に不必要なスルホ−ルの配線長を最小にすることができ、配線経路中の浮遊容量を最小にして高速信号の伝搬特性を向上することができる。また、薄膜配線層には薄膜配線層に適したスルホ−ル密度を形成し、厚膜配線層には厚膜配線層に適したスルホ−ル密度を形成できるためにモジュ−ル全体でのスルホ−ル密度を高密度化でき、配線設計の自由度を大幅に向上できる。
【0012】
【実施例】以下、本発明の実施例を図1に従って詳細に説明する。図1はモジュ−ル基板を厚さ方向に切断した断面図を示しており、厚さ方向は異なるスルホ−ル密度を有する4階層の配線層a,b,c,d、及び、入出力端子の接続パッド配列eの5階層から構成されている。ここで、a層、b層は絶縁膜としてポリイミドを用い、配線としては銅やアルミニュウムを用いた薄膜配線層から構成されており、c層、d層は絶縁膜としてセラミクッスを用い、配線には銅やタングステンの焼結体を用いた厚膜配線層から構成されている。また、e層の入出力端子接続パッドは厚膜導体にニッケル等のはんだ付け金属層を形成した後、入出力端子をはんだで接続している。一方、これらの各階層は表面層から入出力端子側に向ってスルホ−ル12の形成個数を一定割合で逐次削減する構造を示している。また、図中の層内配線13は各階層内で平面方向に配置されてLSI間の接続を行った配線状態を示しており、更に、モジュ−ルの表面には仮想的にLSI11を接続端子14で接続した状態を示している。
【0013】一方、図2は図1のa,b,c,d各層のスルホ−ルの平面配置を示したもので、a層は0.14μmの面心格子、b層は0.14μmの正方格子、c層は0.28μmの正方格子配列である。d,e層に関しても同様な正方格子配列を用いており、c層の1/4、1/16の格子密度である。これによりa層とb層の境ではスルホ−ル数が1/2に、b層とc層の境、c層とd層の境ではスルホ−ル数が各1/4に削減できる。また、d層からeのパッド層では接続点数を更に1/4に削減している。そこで、各々の階層毎に平面方向の相互配線を行い、下方向へ接続しなければならない接続点数を削減して行けば、上下層の接続に必要なスルホ−ル数を1/2、1/4と削減することができる。
【0014】この方法の例として、例えば表1に示したLSIの分割数を例に取って説明する。2Mゲ−トのモジュ−ルを5Kゲ−トのLSIで構成して、当初400分割のエリアを考えたとする。この時、LSIを接続するための総端子数は141,420個必要である。この接続端子の下側の層がa層に相当する。このa層のスルホ−ル数は接続端子と同一の141,420個形成し、このa層内で4個のLSIを相互に接続して見かけ上20Kゲ−トのLSIを形成したとすると、その下の層に接続しなければならないスルホ−ルの個数は表1より70,710個となって1/2の数に削減される。さらにb層ではa層の4エリアを1ブロックにまとめて見かけ上80Kゲ−トのLSIを構成したとすると、その下のc層に接続するスルホ−ル数は35,355個となって更に1/2に削減される。同様にc層内では500Kゲ−ト相当までの結線を行い、d層で2Mゲ−トのモジュ−ル基板とする。これによりモジュ−ル基板の裏面の入出力端子数は7,071個形成すれば良いことになり、各層ごとに一定のル−ルでスルホ−ルの形成数を削減でき、且つ、一個の機能可能なモジュ−ル基板が実現できる。また、上記実施例では薄膜配線と厚膜配線の混成基板によりマルチチップモジュ−ルを構成した例を示したが、厚膜配線層のみで形成した場合でも上記の如く何階層にスルホ−ル密度を変化させてモジュ−ル基板を形成できる。この場合はスルホ−ルの形成寸法の限界を考慮して、a層のスルホ−ルピッチは300μmとし、b層、c層とその間隔を2倍にしていくことが望ましい。
【0015】
【発明の効果】本発明によれば多層構造のモジュ−ル基板を上下に接続するためのスルホ−ル数を基板の厚さ方向に一定の割合で削減することができる。このために基板内で配線される信号は余分な容量負荷を持つことなく接続でき、高速信号を伝送することが可能になる。例えば上記の実施例に於いて、50層の多層基板を厚さ0.2mmのセラミクスシ−トを積層して形成すると、モジュ−ル基板の厚さは10mmとなる。一方、この基板に形成したスルホ−ルの浮遊容量は基板の誘電率、スルホ−ルの径等条件によっても異なるが、誘電率6.0、スルホ−ル径0.1mmの場合は概ね10pF/mmとなる。またタングステンの厚膜導体を用いるとスルホ−ルの導体抵抗は約50mΩ/mmである。この場合の信号の伝送遅れはτ=C・Rで計算することができ、スルホ−ルの長さ当りの信号遅れは0.5ps/mmとなる。これを厚さ10mmの基板で141,420個のスルホ−ル数の影響として時間遅れを見積もると約0.7μsとなる。
【0016】一方、実施例で示したように10mmの基板厚さを4等分して各スルホ−ル数をa層、b層、c層、d層と削減していった場合を考えると、その遅れ時間の総計は次式で計算できる。
【0017】
【数2】(単位長さ当りの浮遊容量)×(各層の厚さ)×(各層毎のスルホ−ル数)
即ち、0.5×2.5×(141420+70710+35355+14142)=327033.75で約0.33μsとなり、時間遅れの合計は全数を貫通スルホ−ルとした場合の約半分となる。
【0018】以上、述べたようにスルホ−ルの形成数を基板の厚さ方向に段階的に削減することにより、基板内での信号遅れを約半減する効果がある。




 

 


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