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発明の名称 可変等化器
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−45873
公開日 平成6年(1994)2月18日
出願番号 特願平5−106417
出願日 昭和56年(1981)3月20日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 湯本 攻 / 鈴木 俊郎 / 鷹取 洋 / 高崎 喜孝
要約 目的
本発明は、可変等化器に関し、特に、ディジタル信号を長距離伝送する際に用いられる中継器回路や受信機に設けられる可変波形等化器を提供することにある。

構成
可変範囲がステップ的に変化する第1の単位可変等化器(3)と、該第1の単位可変等化器と直列に接続され、可変単位がステップ的に変化し、該第1の単位可変等化器の可変ステップ幅を最大等化幅とし、該最大等化幅内で複数の可変ステップ幅をもつ第2の単位可変等化器(4)と、該第2の単位可変等化器の出力信号と基準信号とを比較する手段(5,6,7)と、その比較出力をディジタル信号に変換し、上記ディジタル信号の上位の複数ビットを用いて、上記第1の単位可変等化器を制御し、下位の複数ビットを用いて上記第2の単位可変等化器を制御する手段(8)とから構成される。
特許請求の範囲
【請求項1】可変範囲がステップ的に変化する第1の単位可変等化器と、該第1の単位可変等化器と直列に接続され、可変単位がステップ的に変化し、該第1の単位可変等化器の可変ステップ幅を最大等化幅とし、該最大等化幅内で複数の可変ステップ幅をもつ第2の単位可変等化器と、該第2の単位可変等化器の出力信号と基準信号とを比較する手段と、その比較出力をディジタル信号に変換し、上記ディジタル信号の上位の複数ビットを用いて、上記第1の単位可変等化器を制御し、下位の複数ビットを用いて上記第2の単位可変等化器を制御する手段とからなり、上記第1及び第2の単位可変等化器は、等化の対象となる入力信号の基本周波数の4倍の周波数をもつクロック信号によって接続が制御される複数のスイッチドキャパシタと演算増幅器とから構成されたことを特徴とする可変等化器。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は可変等化器、特に、PCM等のディジタル信号をペア線や同軸ケーブルを用いて長距離伝送する際に用いられる中継器回路や受信器に設けられる波形等化器の構成に関するものである。
【0002】
【従来の技術】従来、一般のペア線や同軸ケーブル等によって構成される伝送線は、線路の導体の表皮効果によって周波数の平方根に比例して増加する。これを√f特性と呼ぶ。このような特性をもつ線路に於いてデータを長距離発送する場合には、線路端あるいは、中間に√f等化器と呼ぶ一種の可変等化器を設置し、線路損失を補償する必要がある。通常の√f等化器では線路長に応じて利得だけでなく周波数特性を変化させ等化後の特性を平坦化させる。すなわち入力信号のレベルを検出して線路長を推測し、その線路長に最適の利得及び周波数特性を示すように制御される。
【0003】
【発明が解決しようとする課題】従来のPCM伝送に用られていた中継システムでは、この√f等化器の挿入間隔をほぼ一定とし、√f等化器の可変利得範囲を小さくして実現していた。例えば電話加入者線のような線路長100m〜10Km位まで変りうるシステムに於いて、pcm伝送する場合には、よく知られているBode型の√f等化器を使用することが考えられる。この場合には、√f等化器の挿入間隔を例えば1.7Kmとして、等化器の可変範囲を数十dBと狭くし、長い線路長のものには、中継器を数多く置くようにしなければならない。又、中継器を多く使用することの経済的デメリットを考えて、等化器の可変範囲を拡大する方法も考えられるが、この場合には、素子値を1〜2個のみで変化させているため、可変範囲の拡大に従って、素子値の精度が下り、誤差が多くなる。
【0004】したがって本発明の目的は、以上の等化範囲の広い場合に、等化精度の犠牲なしに使える√f等化方式及びその実現する回路を提供するものである。
【0005】また、本発明の他の目的は電話機内に収容できる消費電力が少なく、占有体積が小さく、LSI(大規模集積回路)で実現できる可変等化器を実現することである。
【0006】
【課題を解決するための手段】本発明は上記目的を達成するため、可変範囲がステップ的に変化する単位可変等化器を複数個直列に接続し、上記各可変等化器の可変ステップ幅を相互に異ならしめ、上記直列に接続された等化器の出力信号と基準信号と比較し、その比較出力をディジタル信号を変換し、上記ディジタル信号の上位ビット信号で上記複数個の可変等化器の中で可変ステップ幅の大きなものを制御し、下位ビットで可変ステップ幅の小さい単位可変等化器を制御するように構成したことを特徴とする。
【0007】
【作用】上位ビット信号で可変ステップ幅の大きいものを制御するため、等化範囲を自由に、使用する等化器内の使用演算増幅器の利得帯域の限界までひろげることができ、更に下位ビット信号で更に、小さいステップ幅の制御をして、微細な精度について√f特性補償できる。
【0008】又本発明によれば、実施例によって詳細に説明する如く、単位可変等化器はステップ的に範囲が可変されるためディジタル制御信号によって駆動されるステッチとキャパシタと若干の演算増幅器によって構成されるのでMOS、バイポーラトランジスタ等によって集積回路で実現することができる。
【0009】
【実施例】以下、実施例によって本発明を詳細に説明する。図1は本発明による可変等化器の一実施例の構成を示す図である。
【0010】入力端子1より等化されるべき信号が加えられ、直列に接続された第1および第2の単位可変等化器3および4で所定の等化が行なわれて出力端子2から等化された信号として出力され以後の信号処理回路(図示せず)に加えられる。第2の単位可変等化器の出力の一部はレベル検出回路5で出力信号をピーク検出あるいは整流することによって直流値に変換される。この直流値は比較回路7によって基準信号(基準電圧)6と比較し、基準値Vrefより大きいか小さいかを判定し、その判定結果をアップダウン用のトリガーパルスとして、アップダウンカウンタ8に印加する。このカウンタ8の計数値であるディジタル2進信号の上位ビット信号auは上記単位可変等化器の制御信号として使用され、下位ビット信号aLは上記単位可変等化器の制御信号として使用される。
【0011】単位可変等化器3は複数個の伝送線路長L1,L2,…Ln(0〜Lnをn等分した整数倍の長さ)に対して正しく等化できるように、上記ビット信号auによって等化範囲がステップ(階段)的に可変できる可変等化器換言すれば、等化特性が異なる固定等化器の集合体と考えて良い。又、単位可変等化器4は複数個の伝送線路長l1,l2,…lm(上記LR〜LR+1をm等分したものの整数値の長さ)に対して正しく等化できるように上記ビット信号aLによって等化範囲がステップ的に可変される可変等化器である。したがって、線路長Li+lj(0n、0m)に対して正しく等化する可変等化器を構成することができる。n,mの値は線路長の範囲、許容等化残を考慮して適当に定めることができる。本実施例では、粗調、微調の2段構成としているが、さらに構成段数を増加して精密な等化を行なうことは容易である。
【0012】上位ビットでauおよび、下位ビットaLそれぞれ単位可変等化器3および4を制御し、比較器の2入力の差を零となるような線路線L,lの値を選択してアップダウンカウンタの動作を停止することによって、非常に広い範囲の線路長にわたって最適の等化を行なえる他に、アップダウンカウンタから、現在選択されている線路長L,lの値をディジタル情報として取り出すことが可能なために、等化情報のメモリ蓄積がおこなえ、出荷時にディジタル的に予想される線路長にプリセットすることは、きわめて容易である。
【0013】図2は上記単位可変等化器の線路長一定のときの一実施例の回路図で、スイッチ(S1〜S14)と、キャパシタ(C1〜C9)、演算増幅器(OP1.OP2)によって構成された2次/2次のフィルタを示し、その伝達関数は図の接続では次式で表される。
【0014】
【数1】

【0015】この単位可変等化器で図1の単位可変等化器3,4を構成する。n等分した可変等化器が必要な場合には、キャパシタC1〜C9(C5,C8は含まず)をn組用意する。線路長に応じてスイッチS1〜S9を同時に切り換え、キャパシタC1〜C9の各組を変更して、必要な√f周波数特性を精度よく選択する。
【0016】次に電話線路用(線径0.5φ)に図2の回路を使用して個別部品で設計した√f周波数特性の実測値を図3に示す。等化距離は線路長さ、4Kmで、図2の単位可変等化器を直列に2段接続して各距離の√f周波数特性を得ている。2段接続しているのは、100KHz以上での周波数特性を出すために必要なためである。演算増幅器としてOP1〜2はハリス社の2527を使用し、スイッチS1〜S9はシグネテイク社のVMOSSD203を使用して、キャパシタC1〜C9は最小容量10PF程度で設計した。
【0017】この例で使用している演算増幅器及びスイッチ、キャパシタをすべて半導体プロセス(特にMOSプロセス)では容易につくることができる。使用する部品数が多いにかかわらず、半導体プロセスで製造が容易なため安価に提供できる。
【0018】次に0,1,2,3,4,5Kmの自動等化切り換えに使用した回路の一部を図4に示す。図4では、図1のレベル検出回路5及び比較器7及び基準回路6及びアップダウンカウンタ8に相当する部分の実施回路の一部を示す。演算増幅器OP10〜OP12は2527,MOSトランジスタT1〜T5はSD203、論理用ICはRCAのCMOSを使用する。VP端子に入る等化波形の信号振幅は、正しい等化がされていれば、3V0Pである。VP端子より半波整流回路9に入り、キャパシタC12に充電される。折り返し雑音や、同期設計の点より4倍の周波数でサンプリングされており、同期タイミングパルスψ2Bで保持キャパシタC13に保持(保持回路10)される。更に同期タイミングパルスψ3Bで比較回路11に入り、設定基準電圧(HL=3.1V,LL=2.9V)と比較し、同期タイミンクパルスψ4Bでアップダウンカウンタ12に取り込まれ、同期タイミングパルスを256コ数えて次の等化距離に設定する。演算増幅器OP11の出力が“Low”レベルとなるとカウンタは動作を停止する。このカウンタ部の出力をCD4028によりデコードしSW0〜5のいずれかを選択する。このSW0につながるMOSトランジスタT5は、図2の回路でのスイッチS1〜S9に相当する。今この回路図で別な距離、例えばSW4が選択されれば、別なMOSトランジスタにつながり、スイッチS1〜S9が切り換り、SW4相当の距離のキャパシタC1〜C9の組を選択して、最適の√f等化特性をうるようにする。
【0019】又このカウンタ部の出力Q1,Q2,Q3はそのままどの距離を設定しているかのバット情報を提供している。
【0020】
【発明の効果】以上のように、本発明によれば等化範囲の広い場合に、等化精度の犠牲なしに使える√f等化方式及びその実現する回路を実現できる。
【0021】尚、上述の実施例では1Km毎の単位固定等化器の例で述べてきたが、100m毎の単位固定等化器を構成する場合には、キャパシタC1〜C9を変更するとともに、比較回路の基準電圧を例えばHL=3.01V,LL=2.99Vとして設定すれば最適な精度のよい√f等化特性をうることができる。




 

 


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