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発明の名称 半導体レーザ素子
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−37388
公開日 平成6年(1994)2月10日
出願番号 特願平4−188110
出願日 平成4年(1992)7月15日
代理人 【弁理士】
【氏名又は名称】秋田 収喜
発明者 加藤 佳秋 / 仲 弘 / 上島 研一 / 柏田 泰利
要約 目的
寄生容量低減による半導体レーザの高速化【構成】 埋め込みヘテロ構造(BH)半導体レーザ素子において、半導体基板1の主面側上層部に容量低減用半導体層20を設け、この容量低減用半導体層上にp型InGaAsPキャップ層21,絶縁膜10,アノード電極16を設ける。前記容量低減用半導体層はキャリア濃度が1016cm-3程度以下のn型またはp型層となるとともに、誘電率の低い誘電体層となり、かつ1〜3μmと厚くなっている。容量は誘電体の厚さに反比例しかつ誘電率に比例する。誘電体の誘電率を小さくかつ厚くすることによって容量が低減される。したがって、前記絶縁膜10の厚さ等を変更しなくても、容量低減用半導体層20を設けることによって半導体レーザ素子の寄生容量が低減される。

構成
埋め込みヘテロ構造(BH)半導体レーザ素子において、半導体基板1の主面側上層部に容量低減用半導体層20を設け、この容量低減用半導体層上にp型InGaAsPキャップ層21,絶縁膜10,アノード電極16を設ける。前記容量低減用半導体層はキャリア濃度が1016cm-3程度以下のn型またはp型層となるとともに、誘電率の低い誘電体層となり、かつ1〜3μmと厚くなっている。容量は誘電体の厚さに反比例しかつ誘電率に比例する。誘電体の誘電率を小さくかつ厚くすることによって容量が低減される。したがって、前記絶縁膜10の厚さ等を変更しなくても、容量低減用半導体層20を設けることによって半導体レーザ素子の寄生容量が低減される。
特許請求の範囲
【請求項1】 半導体層と電極との間に絶縁膜を有する構造の半導体レーザ素子であって、前記半導体層と前記絶縁膜との間に前記半導体層よりもキャリア濃度の低い容量低減用半導体層が設けられていることを特徴とする半導体レーザ素子。
【請求項2】 前記容量低減用半導体層はキャリア濃度が1016cm-3程度以下となっていることを特徴とする請求項1記載の半導体レーザ素子。
【請求項3】 前記容量低減用半導体層は不純物添加による半絶縁性結晶層となっていることを特徴とする請求項1記載の半導体レーザ素子。
【請求項4】 前記容量低減用半導体層は半導体レーザ素子の一面全域に亘りかつ表面が略平坦面となる厚さに設けられているとともに、前記電極下の容量低減用半導体層部分は不純物拡散による抵抗率が低い拡散領域となっていることを特徴とする請求項1記載の半導体レーザ素子。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は半導体レーザ素子、たとえば埋め込みヘテロ構造の半導体レーザ素子に適用して有効な技術に関する。
【0002】
【従来の技術】半導体レーザ素子の一つとして、たとえば、日立評論社発行「日立評論」1983年第10号、昭和58年10月25日発行、P39〜P44に記載されているように、光通信用半導体レーザとして埋め込みヘテロ構造(BH)の半導体レーザ素子がある。この埋め込みヘテロ構造の半導体レーザ素子は、たとえば、InGaAsP−InP系半導体レーザについて説明するが、図8に示すような構造となっている。この埋め込みヘテロ構造(BH)の半導体レーザ素子は、n型InPからなる半導体基板(n型InP基板)1上に、n型InPバッファ層2,InGaAsP活性層3,p型InPクラッド層4,p型InGaAsPキャップ層5を形成した後、エッチングにより、メサ状部分(メサ部6)を形成し、その後、メサ部6の両側にp型InPブロック層7,n型InPブロック層8,p型InGaAsPキャップ層9等の埋め込み層を埋め込むことによって形成されている。また、前記p型InGaAsPキャップ層9上に設けた絶縁膜(CVD膜)10をマスクとして、拡散を施して前記p型InPクラッド層4の上層部分に達する拡散領域15を形成するとともに、半導体基板1の表裏面側にアノード電極16,カソード電極17を形成した構造となっている。
【0003】一方、ジャーナル・オブ・ライトウエーブ・テクノロジー(JOURNALOF LIGHTWAVE TECHNOLOGY)、VOL.LT−5、NO.6、JUNE 1987、P848〜P855には、素子表層部にp型層を有する埋め込みヘテロ構造の半導体レーザ素子が開示されている。この半導体レーザ素子は、キャリア濃度が3×1018cm-3となるp型層を設けて素子表面の平坦化を図っている。
【0004】他方、電子情報通信学会発行「論文誌C−1」1991年11月号、平成3年11月25日発行、P406〜P413には、超高速多重量子井戸形分布帰還半導体レーザについて記載されている。この文献には、半導体レーザの変調周波数特性を示す式が開示され、半導体レーザの超高速化のためには、CR時定数の低減が重要であることが記載されている。
【0005】
【発明が解決しようとする課題】半導体レーザの超高速化のためには、上記文献に示されるようにCR時定数の低減が重要である。BH型半導体レーザ素子の容量(C)、すなわち寄生容量は、アノード電極(p側電極)とカソード電極(n側電極)の間の材料と面積に依存する。そこで、BH型構造の半導体レーザ素子においては、メサ部の両側の埋め込み層の面積低減や埋め込み層上の絶縁膜の挿入による容量低減化が行われている。しかし、絶縁膜の熱応力や絶縁膜厚化時の蒸着膜カバレッジの悪化から、絶縁膜の膜厚が制限され、寄生容量低減には限界がある。
【0006】本発明の目的は、半導体レーザ素子の寄生容量の低減を図ることにある。本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【0007】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。すなわち、本発明の埋め込みヘテロ構造半導体レーザ素子にあっては、メサ部およびその両側に埋め込まれた埋め込み層の上にキャリア濃度の低い半導体層(容量低減用半導体層)を数μmと厚く形成してあるとともに、この容量低減用半導体層の上に選択的に絶縁膜を設け、かつこの絶縁膜および露出する容量低減用半導体層上に亘って電極を設けた構造となっている。前記容量低減用半導体層は不純物濃度が1016cm-3程度以下となっている。また、前記露出する容量低減用半導体層領域は不純物を拡散させて電気抵抗の低い拡散領域となっている。さらに、前記容量低減用半導体層は、その表面が略平坦面となっている。
【0008】また、本発明の他の実施例においては、前記容量低減用半導体層はCrやFe等の不純物を添加した半絶縁性結晶層となっている。
【0009】
【作用】上記した手段によれば、本発明の埋め込みヘテロ構造半導体レーザ素子においては、キャリア濃度の低い容量低減用半導体層が厚く設けられていることから、素子の寄生容量が低減でき、半導体レーザの高速化が達成できる。また、前記容量低減用半導体層は厚く形成され、かつメサ部およびメサ部両側の埋め込み層をも一体的に覆うことから、メサ部両側界面に大きな力が加わり難くなり、活性層近傍の低歪化が可能となり、半導体レーザ素子の信頼性の向上が図れる。さらに、この素子においては、容量低減用半導体層の表面は略平坦面となり、この平坦な面に前記絶縁膜が形成されるため、被膜(電極)のステップカバレッジ性が良くなり信頼性が向上する。
【0010】
【実施例】以下図面を参照して本発明の一実施例について説明する。図1は本発明の一実施例による半導体レーザ素子のハッチングを省略した断面図、図2〜図5は本発明の半導体レーザ素子の製造における基板等のハッチングを省略した断面図であって、図2はメサエッチングされた基板等の断面図、図3は埋め込み層が形成された基板等の断面図、図4は容量低減用半導体層等が形成された基板等の断面図、図5は拡散領域が形成された基板等を示す断面図、図6は本発明の半導体レーザ素子を組み込んだ開放型光電子装置を示す斜視図である。
【0011】この実施例では、埋め込みヘテロ構造(BH)の長波長半導体レーザ素子に本発明を適用した例について説明する。半導体レーザ素子は、図1に示されるように、n型InPからなる半導体基板(n型InP基板)1の主面中央にストライプ状のメサ部6を有している。このメサ部6は、前記n型InP基板1の主面に厚さ1μmのn型InP層,厚さ0.1μmのInGaAsP層,厚さ3μmのp型InP層,厚さ0.2μmのp型InGaAsP層を順次形成した後、帯状(ストライプ)のエッチングマスクを形成し、前記n型InP基板1の表層部にまで達するエッチングを行うことによって形成される。したがって、図1に示すように、前記メサ部6はn型InP基板1の上にストライプ状に延在するn型InPバッファ層2と、このn型InPバッファ層2上に順次積層されるInGaAsP活性層3,p型InPクラッド層4とからなっている。また、このメサ部6の両側には厚さ1μmのp型InPブロック層7,厚さ3〜4μmのn型InPブロック層8が埋め込まれている。前記n型InPバッファ層2,p型InPクラッド層4,p型InGaAsPキャップ層5は、それぞれキャリア濃度が1×1018cm-3程度となるとともに、前記p型InPブロック層7およびn型InPブロック層8のキャリア濃度は5×1017cm-3程度となっている。
【0012】また、前記メサ部6およびメサ部6の両側のn型InPブロック層8の上には、キャリア濃度が1016cm-3程度以下の低い半導体層(容量低減用半導体層20)が形成されている。この容量低減用半導体層20は、n型InP層からなり、電圧印加時、この容量低減用半導体層20には、逆方向電圧が掛り空乏層が形成される。この空乏層の幅は、キャリア濃度の1/2乗に反比例し、また、静電容量は、この空乏層幅に反比例する。すなわち、この容量低減用半導体層20による静電容量は、キャリア濃度の1/2乗に比例して変化する。たとえば、キャリア濃度を1×1018cm-3程度から、1×1016cm-3程度に低くした場合、空乏層幅は10倍程度となり、静電容量は1/10程度となる。また、前記容量低減用半導体層20は、1〜5μm程度と厚くなり、その上面は略平坦面となる。また、容量低減用半導体層20の上面には厚さ0.2μmのp型InGaAsPキャップ層21が設けられているとともに、前記p型InGaAsPキャップ層21の上には、前記メサ部6を外れる領域に亘って厚さ0.3〜0.6μmの絶縁膜10が設けられている。
【0013】容量は誘電体の厚さに反比例し、誘電体の面積および比誘電率に比例する。このため、容量を小さくするためには、前記誘電体層、すなわち絶縁膜10を厚くすることが望ましいが、ステップカバレッジ性が悪くなる等の問題があることから、絶縁膜10はこれ以上厚くできない。そこで、本発明では、前記絶縁膜10に加えて低キャリア濃度の容量低減用半導体層20を厚く設けて、この半導体レーザ素子の寄生容量を低減している。
【0014】一方、前記絶縁膜10に覆われないp型InGaAsPキャップ層21部分およびその下の容量低減用半導体層20およびp型InPクラッド層4の上層部分に亘る領域は、前記絶縁膜10をマスクとする亜鉛の拡散によって電流狭窄領域となる拡散領域15が設けられている。さらに、このn型InP基板1の主面側にはアノード電極16が設けられているとともに、裏面側にはカソード電極17が設けられている。
【0015】つぎに、本発明による半導体レーザ素子の製造方法について説明する。半導体レーザ素子の製造に際しては、最初にn型InPからなる半導体基板(n型InP基板)1が用意される。この半導体基板1は最初は数百μmの厚さのものが使われるが、最終工程では、半導体基板1の裏面が研削されて全体で100μm程度の厚さとされる。この半導体基板1に対して、常用のエピタキシャル成長法によって半導体基板1の(100)結晶面となる主面に、厚さ1μmのn型InP層,厚さ0.1μmのInGaAsP層,厚さ3μmのp型InP層,厚さ0.2μmのp型InGaAsP層が順次形成される。前記n型InP層,p型InP層およびp型InGaAsP層は、そのキャリア濃度がそれぞれ1×1018cm-3程度となっている。その後、前記半導体基板1の主面中央には、帯状(ストライプ)のエッチングマスクとしての絶縁膜30が形成され、図2に示すように、この絶縁膜30をマスクとし、かつブロメタノール等のエッチング液によってエッチングが行われる。エッチングは、半導体基板1の表層部に達するまで行われる。前記絶縁膜30は半導体基板1の<110>劈開方向に沿って設けられるとともに、その幅は5〜6μmとなっている。この結果、前記絶縁膜30に被われた活性層3から上方部分は異方性エッチングの結果、その断面が逆三角形となる逆メサ部となり、活性層3から下方は放物線を描くような順メサ部となっている。最も細い部分は1μm程度となるとともに、この部分にはInGaAsP活性層3が形成される。そして、前記メサ部6は、半導体基板1に連なるn型InPバッファ層2,前記n型InPバッファ層2上の活性層3,前記活性層3上のp型InPクラッド層4によって構成される。また、前記逆メサ面はInが現れる(111)A面となっている。
【0016】つぎに、図3に示すように、半導体基板1の主面側にはエピタキシャル成長法によって、厚さ1μmのp型InPブロック層7,厚さ3〜4μmのn型InPブロック層8が埋め込まれる。このp型InPブロック層7およびn型InPブロック層8は、そのキャリア濃度が5×1017cm-3程度となる。
【0017】つぎに、前記絶縁膜30が除去される。その後、図4に示すように、半導体基板1の主面側全域にはエピタキシャル成長法によって、厚さ1〜5μmの容量低減用半導体層20および厚さ0.2μmのp型InGaAsPキャップ層21が順次形成される。前記容量低減用半導体層20は、n型InPからなるとともに、キャリア濃度が1016cm-3程度以下の低い半導体層となっている。また、容量を低減させるためには、容量低減用半導体層20の厚さは、空乏層幅以上の厚さが必要であることから、この実施例では、容量低減用半導体層20は1〜5μmの厚さに設定されている。また、このように容量低減用半導体層20を厚くすることによって、容量低減用半導体層20を設ける面に埋め込みヘテロ構造故の凹凸が存在しても、容量低減用半導体層20の上面は平坦面となる。したがって、容量低減用半導体層20の上に形成されるp型InGaAsPキャップ層21は、その上面が平坦面となる。この結果、後述するように、前記p型InGaAsPキャップ層21の上には選択的に絶縁膜が設けられるとともに、この絶縁膜および露出するp型InGaAsPキャップ層21に亘って電極が設けられるが、p型InGaAsPキャップ層21の表面が平坦面となっていることから、電極(被膜)のステップカバレッジ性が向上し、電極が段差部分で途切れるような不良は生じないことになる。
【0018】つぎに、図5に示すように、前記p型InGaAsPキャップ層21の上に選択的に絶縁膜10を設ける。この絶縁膜10は、前記メサ部6に対応するp型InGaAsPキャップ層21部分から外れた部分に形成される。前記絶縁膜10は0.3〜0.6μmの厚さに形成され、たとえば、下層がAl2 3 膜,上層がSiO2 膜となるCVD膜からなっている。その後、前記絶縁膜10をマスクとして、半導体基板1の主面側には高濃度に亜鉛が拡散される。この拡散処理によって、前記亜鉛は、p型InGaAsPキャップ層21,容量低減用半導体層20を通ってp型InPクラッド層4の上部にまで達し、電流狭窄領域となる拡散領域15を形成することになる。
【0019】つぎに、前記半導体基板1の主面側には、金系材料によるアノード電極16が形成されるとともに、裏面側には金系材料によるカソード電極17が形成され、図1に示されるような半導体レーザ素子35が製造される。前記アノード電極16およびカソード電極17は、それぞれ1μm程度の厚さとなっている。
【0020】このような半導体レーザ素子は、箱型パッケージやキャン封止型パッケージに組み込まれて使用される。また、開放型光電子装置としてユーザに提供される。図5は開放形の光電子装置40であり、本発明の半導体レーザ素子35が組み込まれている。この光電子装置40は、略方形となるCuの本体41を基にして組み立てられている。前記本体41は、その上面が階段状に三段となり、右側の最下段上には銀鑞付けによってセラミックからなるリード用ブロック42が固定されている。このリード用ブロック42は内側が一段低くなり、ワイヤ接続面43を形成している。そして、このワイヤ接続面43と、これより高いリード接続面44間に亘って図示しない導電性の被膜が形成されている。また、前記リード接続面44の被膜上には板状のリード(カソード)46が固定されている。
【0021】一方、前記本体41の中央中段上には、サブマウント47を介して半導体レーザ素子35が固定されている。前記サブマウント47は熱伝導性が優れたSiC等の絶縁体で形成されているとともに、その表裏面にはそれぞれ図示しない導体層が形成されている。また、前記本体41の左端の最上段48の中央には、この本体41を所定の支持体に固定する際利用される下方に貫通した取付孔49が穿れている。また、この最上段48の一角は部分的に一段切り欠かれてワイヤ接続面50が設けられている。このワイヤ接続面50はその表面に図示しない導電性の被膜が形成されている。そして、このワイヤ接続面50と前記半導体レーザ素子35の上部電極は、金からなる2本のワイヤ52で電気的に接続されている。また、前記サブマウント47のチップ固定面51とワイヤ接続面43も、前記同様に金からなる2本のワイヤ53で電気的に接続されている。なお、図示はしないが、前記本体41の下面にはニッケルおよび金等を積層した電極が形成されている。
【0022】
【発明の効果】(1)本発明の埋め込みヘテロ構造半導体レーザ素子は、キャリア濃度の低い容量低減用半導体層が厚く設けられていることから、素子の寄生容量の低減が可能となり、半導体レーザ素子の高速化に対応できるという効果が得られる。
【0023】(2)本発明の埋め込みヘテロ構造半導体レーザ素子は、容量低減用半導体層がメサ部および埋め込み層に亘って厚く設けられているため、メサ部両側界面に大きな力が加わり難くなり、活性層近傍の低歪化が可能となるという効果が得られる。これによって半導体レーザの特性が安定するという効果が得られる。
【0024】(3)本発明の埋め込みヘテロ構造半導体レーザ素子は、容量低減用半導体層がメサ部および埋め込み層に亘って厚く設けられる。したがって、容量低減用半導体層を設ける面に埋め込みヘテロ構造故の凹凸が存在しても、容量低減用半導体層の上面は平坦面となる。したがって、この容量低減用半導体層の上に形成されるp型InGaAsPキャップ層上に選択的に絶縁膜を設け、かつこの絶縁膜にも及ぶ電極を設けても、ステップカバレッジ性が向上、電極段差部分で途切れるような不良は生じないことになる。
【0025】(4)上記(1)〜(3)により、本発明によれば、特性が安定した高速動作に対応できる半導体レーザ素子を提供することができるという相乗効果が得られる。
【0026】以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、前記実施例では容量低減用半導体層20をn型層としたが、p型層としても前記実施例同様な効果が得られる。また、容量低減用半導体層20としては、CrやFe等の不純物を添加し、これによって容量低減用半導体層20を半絶縁性結晶層としたものでも良い。この場合、Crを添加した容量低減用半導体層20、Feを添加した容量低減用半導体層20のキャリア濃度は1×1014〜1×1015cm-3となる。
【0027】図7は、本発明の他の実施例による埋め込みヘテロ構造半導体レーザ素子を示す図である。この実施例では、従来の埋め込みヘテロ構造半導体レーザ素子において、埋め込み層であるn型InPブロック層8の上に1〜3μm程度の厚さの容量低減用半導体層60を設け、これによって半導体レーザ素子の寄生容量の低減を図っている。前記容量低減用半導体層60は、p型層またはn型層もしくはCrやFe等の不純物を添加した半絶縁性結晶層となっている。
【0028】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である埋め込みヘテロ構造半導体レーザ素子の製造技術に適用した場合について説明したが、それに限定されるものではない。本発明は少なくとも電極間に絶縁体を有する構造の半導体レーザ素子には適用できる。




 

 


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