米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> 株式会社日立製作所

発明の名称 半導体レーザ素子およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−37387
公開日 平成6年(1994)2月10日
出願番号 特願平4−187850
出願日 平成4年(1992)7月15日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 加藤 佳秋
要約 目的
埋め込みクレッセントレーザの動作電流の安定化および特性安定化。

構成
半導体基板1の主面にエッチングにより一定幅のストライプ20を形成し、その両側に電流阻止層となるn型の埋め込み層21を設ける。ストライプが電流パス領域となり動作電流が一定する。ついで、p型InP層22,キヤップ層23を積層形成し、これらをエッチングして溝底がストライプに達する溝24を形成する。その後基板主面側に埋め込み下層27,三日月形の活性層28,埋め込み上層29,キヤップ層30を連続的に形成する。前記埋め込み下層は活性層とn型InP埋め込み層との電気的接触を阻止すれば良く、薄くでき、処理時間の短縮によって厚さばらつきが小さくなる。活性層は埋め込み下層の厚さに依存するため、活性層厚さのばらつきも小さくなり特性が安定する。
特許請求の範囲
【請求項1】 埋め込みクレッセント型半導体レーザ素子であって、第1導電型の半導体基板と、この半導体基板の主面中央に一定幅を有して突条に設けられた第1導電型からなるストライプと、前記ストライプの両側に設けられたストライプと同じ高さの第2導電型埋め込み層と、前記第2導電型埋め込み層およびストライプ上に順次形成された第1導電型層および第1導電型キャップ層と、前記ストライプ上の第1導電型層および第1導電型キヤップ層を選択的にエッチング除去して形成された少なくとも底の一部が前記ストライプに達した溝と、前記溝底に設けられた第1導電型の埋め込み下層と、この埋め込み下層上に設けられた三日月断面となる活性層と、前記活性層および前記第1導電型キヤップ層上に亘って設けられた第2導電型の埋め込み上層と、この第2導電型の埋め込み上層上に設けられた第2導電型キャップ層とを有することを特徴とする半導体レーザ素子。
【請求項2】 埋め込みクレッセントストライプ型半導体レーザ素子の製造方法であって、前記第1導電型の半導体基板の主面中央に一定幅を有して突条の第1導電型のストライプを形成する工程と、前記ストライプの両側の半導体基板主面に前記ストライプと同じ高さに第2導電型埋め込み層を形成する工程と、前記ストライプおよび第2導電型埋め込み層上全域に第1導電型層および第1導電型キャップ層を順次形成する工程と、前記ストライプに対応する領域の前記第1導電型キャップ層および第1導電型層をエッチングして少なくとも底の一部が前記ストライプに達する溝を形成する工程と、連続エピタキシャル成長法によって第1導電型の埋め込み下層,活性層,第2導電型の埋め込み上層および第2導電型キヤップ層を順次形成して前記溝内に三日月断面となる活性層を位置させる工程とを有することを特徴とする埋め込みクレッセント型半導体レーザ素子の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は半導体レーザ素子、特に埋め込みクレッセント(BC:Barri−ed Crescent)構造の半導体レーザ素子に関する。
【0002】
【従来の技術】光通信用光源あるいはデジタルオーディオディスク,ビデオディスク等の情報処理装置用光源として、各種構造の半導体レーザ素子が開発されている。長波長帯半導体レーザの種類と構造について、オーム社発行「半導体レーザと光集積回路」昭和59年4月25日発行、P274〜P279に記載されている。これら半導体レーザの一つとして、同文献には埋め込みクレッセントストライプ構造の半導体レーザ素子が紹介されている。また、埋め込みクレッセントストライプ型半導体レーザ素子は、同文献によれば、「まず、母体となるダブルヘテロ構造結晶を1回成長させた後、エッチングで溝を形成し、続いて2回目の結晶成長で三日月形の活性領域を埋め込んだものである。」旨記載されている。また、工業調査会発行「電子材料」1985年1月号、昭和60年1月1日発行、P67〜P71には、溝内に三日月状の活性層を埋め込んだP形基板を用いた埋め込み三日月形レーザが開示されている。この文献には、活性層を形成するために設ける溝の底、すなわちV底が電流阻止層となるn−InP層を貫通している構造となっている。
【0003】
【発明が解決しようとする課題】埋め込みクレッセント型半導体レーザ(BC型半導体レーザ)は、前記文献にも示すように、活性層を形成するために設ける溝の底、すなわちV底部分が電流阻止層となる層を貫通している構造となっている。したがって、溝の深さばらつきによってV底間の電流阻止層間の寸法が変化し、この電流阻止層間の半導体領域である電流パス領域がばらつき特性に変動を起こす。
【0004】本発明者等は、電流パス領域を一定にするために、図7に示すように溝のV底が電流阻止層を通過して下方にある埋め込みクレッセントレーザ素子を開発している。この埋め込みクレッセントレーザ素子は、図7に示すように第1導電型であるp型InP基板1上に、p型InP層2,第2導電型であるn型InP層3,p型InP層4,p型InGaAsP層5を形成した後、エッチングによってp型InP層2に達するチャンネル(溝)6を形成し、その後、この溝6を埋め込むように、p型InP層7,InGaAsP活性層8,n型InP層9,n型InGaAsP層10を形成した構造となっている。また、上面には部分的にCVD膜11が設けられるとともに、このCVD膜11および露出する半導体領域に亘ってカソード電極12が設けられている。さらに、前記p型InP基板1の裏面にはアノード電極13が設けられている。前記n型InP層3の厚さは1μm程度となるとともに、p型InP層4の厚さは2μmとなり、n型InP層3,p型InP層4およびp型InGaAsP層5の全体の厚さとしても3μm程度となっている。また、前記溝6の幅は1〜1.5μm程度となっているとともに、深さは3μmよりも深くなっている。
【0005】このような埋め込みクレッセントレーザ素子にあっては、その製造において溝(チャンネル)内に形成される活性層の位置(高さ)は、活性層の下の層となる埋め込み第1層(p型InP層7)の位置(高さ)や厚さによって左右される。しかし、前記埋め込み第1層を形成する際の埋め込み量の制御が難しく、素子特性歩留り向上の障害となることが判明した。すなわち、埋め込みクレッセントレーザ素子においては、InGaAsP活性層8を形成するに際しては、まず前記p型InGaAsP層5,p型InP層4,n型InP層3を貫通する溝6を形成した後、液相エピタキシャルによってp型InP層7,InGaAsP活性層8,n型InP層9およびn型InGaAsP層10を形成する。レーザ発振させるためには、前記InGaAsP活性層8はp型InP層4間に位置させる必要がある。したがって、p型InP層7の上面がn型InP層3を越えてp型InP層4間に位置させるようにエピタキシャル成長させることが大事である。また、前記n型InP層3,p型InP層4およびp型InGaAsP層5の厚さは、その製造時それぞればらつくとともに、溝6の深さもエッチングばらつきによってばらつく。したがって、InGaAsP活性層8をp型InP層4間に位置させるため、前記n型InP層3の厚さのばらつきおよび溝深さのばらつきを考慮してp型InP層7は厚く形成される。p型InP層7を厚く形成するということは、必然的に液相エピタキシャル処理時間が長くなるということになり、エピタキシャル成長厚さのばらつきが大きくなる。また、前記溝6は狭くかつ深い。そして、エピタキシャル成長層の厚さばらつきは、狭隘な溝の場合は平坦な面に形成する場合に比較して甚だしく不均一となり易く、かつまたエピタキシャル処理時間が長いと厚さばらつきも大きくなる。
【0006】また、前記InGaAsP活性層8の厚さは前記p型InP層7の厚さに依存することも判明した。すなわち、p型InP層7が薄い場合はInGaAsP活性層8の厚さは薄く、p型InP層7が厚い場合はInGaAsP活性層8の厚さが厚くなる。p型InP層7が極端に薄い場合は、InGaAsP活性層8はp型InP層4間から外れてn型InP層3間に位置し、不発振となる。また、p型InP層7が薄くなると、InGaAsP活性層8が薄くなり閾値電流が大きくなる。また、p型InP層7が厚くなると、InGaAsP活性層8が厚くなりキンクが発生し易くなるとともに、波長が長くなる。また、InGaAsP活性層8の厚さのばらつきは波長のばらつきとなる。したがって、厚さばらつきを小さく抑えることが特性歩留りの向上を図ることになる。
【0007】本発明の目的は、素子特性歩留り向上が達成できる埋め込みクレッセントレーザ素子およびその製造方法を提供することにある。本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【0008】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。本発明の埋め込みクレッセントレーザ素子は、第1導電型(p型)の半導体基板と、この半導体基板の主面中央に一定幅を有して突条に設けられた第1導電型からなるストライプと、前記ストライプの両側に設けられたストライプと同じ高さの第2導電型埋め込み層(埋め込み層)と、前記第2導電型埋め込み層およびストライプ上に順次形成された第1導電型層(p型InP層)および第1導電型キャップ層(キヤップ層)と、前記ストライプ上の第1導電型層および第1導電型キヤップ層を選択的にエッチング除去して形成された少なくとも底の一部が前記ストライプに達した溝と、前記溝底に設けられた第1導電型の埋め込み下層と、この埋め込み下層上に設けられた三日月断面となる活性層と、前記活性層および前記第1導電型キヤップ層上に設けられた第2導電型の埋め込み上層と、この第2導電型の埋め込み上層上に設けられた第2導電型キャップ層とを有する構造となっている。そして、このような半導体レーザ素子を製造する場合、前記第1導電型の半導体基板の主面中央に一定幅を有して突条の第1導電型のストライプを形成する工程と、前記ストライプの両側の半導体基板主面に前記ストライプと同じ高さに第2導電型埋め込み層を形成する工程と、前記ストライプおよび第2導電型埋め込み層上全域に第1導電型層および第1導電型キャップ層を順次形成する工程と、前記ストライプに対応する領域の前記第1導電型キャップ層および第1導電型層をエッチングして少なくとも底の一部が前記ストライプに達しかつ溝底両側部が前記第1導電型層の高さ位置(高さ領域)にある溝を形成する工程と、連続エピタキシャル成長法によって第1導電型の埋め込み下層,活性層,第2導電型の埋め込み上層および第2導電型キヤップ層を順次形成して前記溝内に活性層を位置させる工程とによって埋め込みクレッセント型半導体レーザ素子を製造する。
【0009】
【作用】上記した手段によれば、本発明の埋め込みクレッセントレーザ素子にあっては、その製造において半導体基板主面に突条のストライプを形成した後、このストライプの両側に電流ブロック層となる埋め込み層を形成するため、ストライプ部分が電流パス領域となり、この電流パス領域の面積は常に一定する。したがって、本発明によれば、前記ストライプおよび埋め込み層上にp型InP層およびキヤップ層を形成した後溝を形成し、この溝底に埋め込み下層,活性層,埋め込み上層を形成するが、前記溝はその溝底先端部がストライプに到達しかつ溝底両側部が前記p型InP層の高さ位置にあれば良く、また溝深さによって電流パス領域が変化するわけではないので、溝形成の際のエッチング余裕度が向上する。また、本発明によれば、溝形成後においては、V底となる溝底両側が既に埋め込み層となる電流ブロック層の上のp型InP層の高さに位置しているため、活性層を形成して良い位置状態にあることから、活性層の下層となる埋め込み下層は前記埋め込み層と活性層との接触を防ぐに足りる厚さを有すれば良いことになる。したがって、活性層下の前記埋め込み下層の形成時間を短時間に設定できることになり、埋め込み下層の厚さの制御性が良くなる。これによって活性層の厚さも一定域に納まり一定の特性を有する埋め込みクレッセント半導体レーザ素子を形成することができる。
【0010】
【実施例】以下図面を参照して本発明の一実施例について説明する。図1は本発明の埋め込みクレッセントレーザ素子のハッチングを省略した断面図、図2〜図6は本発明の埋め込みクレッセントレーザ素子の製造方法を示す図であり、図2は基板が選択的にエッチングされた状態を示すハッチングを省略した断面図、図3は同じく埋め込み層が形成された基板等を示すハッチングを省略した断面図、図4は同じくエピタキシャル層が重ねられた基板等を示すハッチングを省略した断面図、図5は同じく溝が形成された基板等を示すハッチングを省略した断面図、図6は同じく三日月状活性層が形成された基板等を示すハッチングを省略した断面図である。
【0011】本発明による埋め込みクレッセント半導体レーザ素子は、図1に示すような構造となっている。この埋め込みクレッセント半導体レーザ素子は、第1導電型(p型)であるInPからなる半導体基板1と、この半導体基板1の主面にそれぞれ形成されたInPやInGaAsPからなる1018cm-3程度のキャリア濃度の半導体層によって構成されている。前記半導体基板1は、たとえば、100μm弱の厚さとなっている。また、この半導体基板1の主面中央には突条のストライプ20が設けられている。このストライプ20は、その幅が1〜1.5μm程度となるとともに、その高さは1μm程度となっている。このストライプ20は、後述するように前記半導体基板1の主面をエッチングすることによって形成されている。そして、このストライプ20の両側面は、前記半導体基板1の主面に対して略垂直な面となっている。したがって、前記ストライプ20の幅はその長さ方向は勿論のこととして、深さ(高さ)方向も全て一定となっている。また、前記ストライプ20の両側の半導体基板1上には、n型InPからなりかつ前記ストライプ20と略同じ高さとなる第2導電型埋め込み層(埋め込み層)21が設けられている。また、前記ストライプ20およびn型InP埋め込み層21の上には、p型InPからなる第1導電型層(p型InP層)22およびp型InGaAsPからなる第1導電型キャップ層(キヤップ層)23が順次積層されている。前記p型InP層22は2μm程度の厚さとなるとともに、前記キヤップ層23は0.1μm程度の厚さとなっている。
【0012】一方、前記ストライプ20の上方のキヤップ層23およびp型InP層22は、選択的にエッチング除去されて溝(チャンネル)24が設けられている。この溝24は、その幅が1〜2μm程度となり、前記ストライプ20の幅と同一かあるいは広くなっている。また、前記溝24は溝幅は一定となるが、溝底は中央が最も深いV底となっている。そして、特に限定はされないが、前記V底の先端部が前記ストライプ20に到達し、かつ溝底の両側部分が前記p型InP層の高さ位置にある構造となっている。
【0013】他方、前記溝24内にはp型InPからなる第1導電型の埋め込み下層27と、この埋め込み下層27上に設けられた三日月断面となる活性層28と、前記活性層28上に設けられたn型InPからなる第2導電型の埋め込み上層29が設けられている。前記埋め込み下層27は、最も厚い箇所で0.5μm程度となる層となっている。また、前記活性層28は最も厚い箇所で0.1μm程度の厚さの三日月形断面となっている。この活性層28は前記p型InP層22間に位置している。また、前記埋め込み上層29は前記活性層28上に重ねられるとともに、溝24の両側のキヤップ層23上にも延在している。この埋め込み上層29は、前記キヤップ層23上において2μm程度の厚さとなっている。また、前記埋め込み上層29上には、n型InGaAsPからなる第2導電型キャップ層(キヤップ層)30が設けられている。このキヤップ層30は0.1μm程度の厚さとなっている。さらに、前記半導体基板1の主面側にはカソード電極12が設けられているとともに、裏面側にはアノード電極13が形成されている。前記カソード電極12は、前記キヤップ層30上に選択的に設けられた1μm程度の厚さの絶縁膜(CVD膜)31および露出するキヤップ層30上に亘って設けられている。
【0014】つぎに、このような埋め込みクレッセント半導体レーザ素子の製造方法について説明する。埋め込みクレッセントレーザ素子の製造においては、その概要を述べるならば、前記第1導電型の半導体基板の主面中央に一定幅を有して突条の第1導電型のストライプを形成する工程と、前記ストライプの両側の半導体基板主面に前記ストライプと同じ高さに第2導電型埋め込み層を形成する工程と、前記ストライプおよび第2導電型埋め込み層上全域に第1導電型層および第1導電型キャップ層を順次形成する工程と、前記ストライプに対応する領域の前記第1導電型キャップ層および第1導電型層をエッチングして少なくとも底の一部が前記ストライプに達する溝を形成する工程と、連続エピタキシャル成長法によって第1導電型の埋め込み下層,活性層,第2導電型の埋め込み上層および第2導電型キヤップ層を順次形成して前記溝内に活性層を位置させる工程と、半導体基板の主面側および裏面側にそれぞれ電極を設ける工程とによって製造される。
【0015】以下、各工程を追って埋め込みクレッセント半導体レーザ素子の製造について説明する。最初にp型InPからなる半導体基板1が用意される。この半導体基板1は数百μmの厚さのものが用意され、最終工程では百μm程度の厚さとされる。前記半導体基板1はその主面にストライプ状にCVD膜35が形成されて、このCVD膜35をマスクとしてエッチング処理がなされる。この結果、図2に示されるように、前記CVD膜35の下部には突条のストライプ20が形成される。前記CVD膜35はその幅が1〜1.5μm程度となることから、前記ストライプ20の幅も1〜1.5μm程度となる。また、このエッチングでは、前記ストライプ20の両側面が半導体基板1の主面に対して略垂直となるように、エッチング条件が選ばれる。たとえば、HCL:H3 PO4 エッチング液により、1分程度のエッチングを施すことによって前記垂直の側面を得ることができる。したがって、前記ストライプ20の幅は、その長さ方向および深さ(高さ)方向ともに一定の幅となる。なお、前記ストライプ20はその高さが1μm程度となる。
【0016】つぎに、図3に示すように、前記半導体基板1の主面側にエピタキシャル成長処理が行われ、前記CVD膜35から外れたストライプ20の両側の半導体基板部分には、n型InP埋め込み層21が形成される。このn型InP埋め込み層21は、前記エッチングによって除去された半導体基板1部分を埋め込むように形成され、n型InP埋め込み層21の上面は前記ストライプ20の上面と略同じ高さとなる。
【0017】つぎに、前記CVD膜35は除去される。その後、前記半導体基板1主面側には再び連続的にエピタキシャル成長処理が行われ、図4に示すように、p型InP層22およびp型InGaAsPキヤップ層23が形成される。下層となるp型InP層22は2μm程度の厚さとなるとともに、p型InP層22上のp型InGaAsPキヤップ層23の厚さは0.1μm程度となっている。
【0018】つぎに、前記半導体基板1の主面側には、図5に示すように、溝24が形成される。この溝24は前記ストライプ20に対応して設けられ、かつ溝底がストライプ20に到達するようになっている。前記溝24の形成にあっては、前記p型InGaAsPキヤップ層23の上にCVD膜36が選択的に形成される。その後、前記CVD膜36をマスクとしてエッチングがなされて溝24が形成される。前記溝24の幅は1〜2μm程度となっている。また、前記溝24の溝底は中央部分が最も深いV底となっている。たとえば、HCLエッチング液により、1分程度のエッチングを施すことにより、V底の拡開角度が70°程度のV字溝を形成できる。また、この溝24の形成において、後工程で活性層28をp型InP層22間に形成することから、前記V底の両側部分が前記p型InP層22の高さ位置となるように形成する。このV底両側部の位置(高さ)は、前記p型InP層22の高さ領域であればよい。このため、溝形成のエッチング余裕度が向上する。
【0019】つぎに、前記CVD膜36が除去される。その後、前記半導体基板1の主面側には連続エピタキシャル成長処理がなされる。この連続エピタキシャル成長処理によって、図6に示すように、前記溝24内には、p型InP埋め込み下層27,活性層28が、溝24内およびp型InGaAsPキヤップ層23上に亘る領域にはn型InP埋め込み上層29が、さらにp型InGaAsPキヤップ層23上にはn型InGaAsPキヤップ層30が順次形成される。前記p型InP埋め込み下層27は、最も厚い箇所で0.5μm程度となる層となっている。また、前記活性層28は最も厚い箇所で0.1μm程度の厚さとなるとともに、三日月形断面となっている。この活性層28は前記p型InP層22間に位置している。また、前記活性層28上に重ねられるとともに、溝24の両側のp型InGaAsPキヤップ層23上にも延在しているn型InP埋め込み上層29は、前記キヤップ層23上において2.2μm程度の厚さとなっている。また、前記n型InGaAsPキヤップ層30は、0.1μm程度の厚さとなっている。
【0020】この連続エピタキシャル成長処理においては、前記p型InP埋め込み下層27は、前記n型InP埋め込み層21と活性層28とが接触するのを阻止する程度に薄ければ良いことから、p型InP埋め込み下層27の設計における厚さ寸法は薄くでき、エピタキシャル成長処理時間を短くできる。したがって、エピタキシャル成長処理時間の短縮化によって、p型InP埋め込み下層27の厚さばらつきを小さくできることになる。一方、活性層28の厚さは、前記p型InP埋め込み下層27の厚さに依存するため、本発明によればp型InP埋め込み下層27の厚さのばらつきが小さいことから、活性層28の厚さばらつきも小さくなる。この結果、埋め込みクレッセント半導体レーザ素子の特性を考慮して決定したp型InP埋め込み下層27において、厚さばらつきが小さいことは、活性層28が薄くなりすぎず閾値電流が大きくなることを抑えることができる。また、活性層28も厚くなりすぎないことから、キンクが発生しなくなるとともに、波長が長くならなくなる。このようなことから、本発明によれば特性歩留り向上が達成できることになる。さらに、本発明の製造方法によれば、前記溝24のV底の両側部分が前記p型InP層22の高さ領域に位置させることから、活性層28はp型InP層22間に位置することになり、活性層28がp型InP層22から外れてn型InP埋め込み層21間に位置して不発振となる不良も発生しなくなる。
【0021】つぎに、前記半導体基板1の主面側、すなわちn型InGaAsPキヤップ層30上に部分的に1μm程度の厚さの絶縁膜(CVD膜)31を形成するとともに、このCVD膜31および露出するキヤップ層30上に亘って、1μm程度の金系材料からなるカソード電極12を形成する。また、前記半導体基板1の裏面側を所定厚さ削り、全体として厚さを100μm程度とした後、1μm程度の金系材料からなるアノード電極13を形成する。これにより、図1に示すような埋め込みクレッセント半導体レーザ素子を製造することができる。
【0022】
【発明の効果】(1)本発明の埋め込みクレッセント半導体レーザ素子は、その製造において、p型InPからなる半導体基板の主面にエッチングによってストライプを形成した後に、このストライプの両側に電流阻止層となるn型InP埋め込み層を形成し、その後に前記ストライプの上部をエッチングして溝を形成するとともに、この溝にp型InP埋め込み下層および活性層を形成する構造となっていることから、前記溝形成のエッチングばらつきによるエッチング深さ変動があっても、電流阻止層間のストライプの幅は変化しないため、電流パス領域の面積は常に一定となり、特性(動作電流)の安定化が達成できるという効果が得られる。
【0023】(2)本発明の埋め込みクレッセント半導体レーザ素子は、その製造において、前記(1)に示すように、溝を形成した後に、この溝内にp型InP埋め込み下層および活性層を形成するが、前記溝のV底の両側部分が前記n型InP埋め込み層の上に設けられたp型InP層の延在高さ域に位置するように形成されるため、活性層は常にp型InP層間に位置することになり、レーザ発振の不発振なる不良は発生しないという効果が得られる。
【0024】(3)本発明の埋め込みクレッセント半導体レーザ素子は、その製造において、前記(1)に示すように、溝を形成した後に、この溝内にp型InP埋め込み下層および活性層を形成するが、前記p型InP埋め込み下層の厚さは、活性層と前記n型InP埋め込み層とを電気的に遮断するに足りるだけの厚さを有すれば良いことから薄くできる。したがって、前記p型InP埋め込み下層の薄型化はエピタキシャル成長処理時間の短縮化となり、p型InP埋め込み下層の厚さばらつきを小さくすることができる。活性層の厚さは、前記p型InP埋め込み下層が薄ければ薄くなり、厚ければ厚くなることから、p型InP埋め込み下層の厚さばらつきが小さくなることは、活性層の厚さばらつきを小さくできることになり、活性層が厚すぎる場合および薄すぎる場合に起因する特性不良は防止できるという効果が得られる。
【0025】(4)上記(1)〜(3)により、本発明の埋め込みクレッセント半導体レーザ素子の製造方法によれば、素子特性歩留り向上が達成できかつ動作電流が安定した埋め込みクレッセント半導体レーザ素子を提供することができるという相乗効果が得られる。
【0026】以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0027】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である埋め込みクレッセント半導体レーザ素子の製造技術に適用した場合について説明したが、それに限定されるものではない。本発明は同様の構造を有する半導体レーザ素子の製造には適用できる。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013