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発明の名称 薄膜半導体装置とその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−37313
公開日 平成6年(1994)2月10日
出願番号 特願平4−189467
出願日 平成4年(1992)7月16日
代理人 【弁理士】
【氏名又は名称】鵜沼 辰之
発明者 小野 記久雄
要約 目的
画素部のN型TFTと、それを駆動する相補(C)型回路のN型TFT及びP型TFTとを同一基板上に内蔵する半導体装置を、ホトレジスト工程を従来のN型回路より増加させることなく、製造する方法を提供する。

構成
透明基板1上に順次各TFTのゲート電極2、ゲート絶縁膜3、シリコン層(5,4と5)を形成し、N型の不純物をドーピングした後、各TFTの半導体層となるそれぞれ第1ないし第3の島としてホトエッチングにより島ぎりして第1の島を画素部のN型半導体層6、第2の島をC型回路のN型半導体層6として形成し、次いで第1及び第2の島のみを覆うようにITOからなる画素電極8の膜を堆積し、その後、P型の不純物を前記N型の不純物より濃度を高めてドーピングして第3の島をC型回路のP型半導体層7として形成し、その後各TFTソース/ドレイン電極9、保護膜10を形成する。
特許請求の範囲
【請求項1】 基板上に順次形成された第1のゲート電極、ゲート絶縁膜、第1のN型半導体層、画素電極、第1のソース/ドレイン電極及び保護膜から構成された画素部のN型薄膜トランジスタと;前記基板上に順次形成された第2のゲート電極、ゲート絶縁膜、第2のN型半導体層、第2のソース/ドレイン電極及び保護膜から構成され、前記画素部のN型薄膜トランジスタを駆動する相補形駆動回路の一方なるN型薄膜トランジスタと;前記基板上に順次形成された第3のゲート電極、ゲート絶縁膜、P型半導体層、第3のソース/ドレイン電極及び保護膜から構成され、前記相補形駆動回路の他方なるP型薄膜トランジスタと;を有する薄膜半導体装置において、前記第2のソース/ドレイン電極が前記画素電極用材料で形成する薄膜を下層として含むことを特徴とする薄膜半導体装置。
【請求項2】 前記第1のN型半導体層はアモルファスシリコンで形成され、画素電極との接触領域がN型の導電体となり、前記第2のN型半導体層はゲート絶縁膜と接する側から順に多結晶シリコン、アモルファスシリコンで形成され、画素電極と同時に形成する前記下層との接触領域がN型の導電体となり、また前記P型半導体層はゲート絶縁膜と接する側から順に多結晶シリコン層、アモルファスシリコン層で形成され、第3のソース/ドレイン電極との接触領域がP型の導電体となっていることを特徴とする請求項1記載の薄膜半導体装置。
【請求項3】 基板上に順次形成された第1のゲート電極、ゲート絶縁膜、第1のN型半導体層、画素電極、第1のソース/ドレイン電極及び保護膜から構成された画素部のN型薄膜トランジスタと;前記基板上に順次形成された第2のゲート電極、ゲート絶縁膜、第2のN型半導体層、第2のソース/ドレイン電極及び保護膜から構成され、前記画素部のN型薄膜トランジスタを駆動する相補形駆動回路の一方なるN型薄膜トランジスタと;前記基板上に順次形成された第3のゲート電極、ゲート絶縁膜、P型半導体層、第3のソース/ドレイン電極及び保護膜から構成され、前記相補形駆動回路の他方なるP型薄膜トランジスタと;を有する薄膜半導体装置の製造方法において、基板上に第1ないし第3のゲート電極を形成し、ゲート絶縁膜を堆積し、アモルファスシリコン膜を堆積し、前記第2及び第3のゲート電極の上に当たる部分のアモルファスシリコン膜を多結晶化し、さらにアモルファスシリコン膜を堆積し、N型の不純物をドーピングした後、前記第1ないし第3のゲート電極の上に当たるシリコン膜部分をそれぞれ第1ないし第3の島としてホトエッチングにより島ぎりし、かくして第1の島を第1のN型半導体層として、また第2の島を第2のN型半導体層として形成し、次いで第1及び第2の島のみを覆うように画素電極の膜を堆積し、その後、P型の不純物を前記N型の不純物より濃度を高めてドーピングすることにより第3の島をP型半導体層として形成し、その後第1ないし第3のソース/ドレイン電極と保護膜とを順次形成することを特徴とする薄膜半導体装置の製造方法。
【請求項4】 前記画素電極用材料して透明性のインジウム錫酸化物を用いることを特徴とする請求項3記載の薄膜半導体装置の製造方法。
【請求項5】 請求項1記載の薄膜半導体装置を備えたことを特徴とする画像処理装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は薄膜半導体装置に係り、特に液晶表示装置に用いられる薄膜トランジスタとその製造方法に関する。
【0002】
【従来の技術】液晶表示装置などに用いられる薄膜トランジスタ(TFT)としては、例えば、ガラス等の絶縁基板にアモルファスシリコン(a-Si)TFTや多結晶シリコン(p-Si)TFTが形成されており、例えば、アクティグマトリクス駆動の液晶ディスプレイ(LCD)では、これらa-SiTFTやp-SiTFTを液晶を駆動する画像表示領域の半導体素子(画素TFT)として用いている。
【0003】また、画素TFTと共に、画素TFTを駆動する駆動回路をこれらa-SiTFTやp-SiTFTを用いて同一基板上に内蔵し、結果的に表示装置の価格や外部との接続線数を低減することが試みられている。基板上に形成される駆動回路(内蔵駆動回路)は回路構成上、次の2つの方式が用いられている。
【0004】第1の方式は、TFTのチャネル半導体層を特に意識して不純物を添加しない層とし、そのチャネル半導体層は、そのチャネル半導体層から電流を取り出すソース/ドレインの電極端子との接触領域にリンやアンチモンを添加し、N型の半導体層として構成する、いわゆるNチャネル型のTFTで構成される回路形式(N型回路)である。
【0005】第2の方式は、一方のTFTを上記のようにNチャネル型とし、他方のTFTを、チャネル半導体層とソース/ドレイン電極端子との接触領域にボロン等を不純物を添加しPチャネル型として、これらNチャネル型、Pチャネル型の相補的な2種類のTFTで構成される回路形式(C型回路)がある。これらN型回路、C型回路は、集積回路(IC)の分野では、それぞれNMOS、CMOS回路と呼ばれているが、TFTの分野ではゲ−ト絶縁膜として酸化膜を用いられない場合があるので、N型回路、C型回路の名称を以下で用いる。
【0006】IC分野の知見を用いるまでも無く、回路の性能としては、C型回路の方がN型回路よりも優れており、高速応答、低消費電力特性を示す。しかしながら、C型回路を形成するためには製造工程数が大幅に増加すると言う欠点がある。これは、C型回路用TFTを形成する工程のために生じ、工程順に説明すれば、チャネル半導体層にN型の不純物を添加(ド−ピング)する際、PチャネルTFTとなる半導体層には不純物がド−ピングされないように、例えば、ホトレジストで保護する工程を必要とし、引き続きP型の不純物をド−ピングする際に、NチャネルTFTをホトレジストで保護する工程等が必要になるからである。
【0007】液晶表示装置の内蔵駆動回路をC型回路で構成するための薄膜半導体装置の製造方法例として、1985年 コンファレンスレコ−ド オブ インタ−ナショナル ディスプレイ リサ−チ コンファレンス(Conference Record of International Display Research Conference) 9項に記載されている。
【0008】
【発明が解決しようとする課題】上記従来技術では、高性能のC型内蔵回路を実現するためには、製造の工程数が大幅に増加し、結果的に液晶表示装置のコストが増加する問題があった。
【0009】本発明の目的は、C型回路の高性能は保ったまま、かつC型回路用の薄膜半導体装置を形成する工程において従来よりホトレジスト工程を増加させることなしに、画像部のN型回路と共にそのN型回路を駆動するC型回路なる周辺回路を同一基板上に内蔵することが可能な構造の薄膜半導体装置とその製造方法を提供することにある。
【0010】
【課題を解決するための手段】上記目的を達成するために、本発明の薄膜半導体装置は、基板上に順次形成された第1のゲート電極、ゲート絶縁膜、第1のN型半導体層、画素電極、第1のソース/ドレイン電極及び保護膜から構成された画素部のN型薄膜トランジスタと;前記基板上に順次形成された第2のゲート電極、ゲート絶縁膜、第2のN型半導体層、第2のソース/ドレイン電極及び保護膜からから構成され、画素部のN型薄膜トランジスタを駆動する相補形駆動回路の一方となるN型薄膜トランジスタと;前記基板上に順次形成された第3のゲート電極、ゲート絶縁膜、P型半導体層、第3のソース/ドレイン電極及び保護膜から構成され相補形駆動回路部の他方となるP型薄膜トランジスタと;を有する薄膜半導体装置において、第2のソース/ドレイン電極が画素電極用材料で形成する薄膜を下層として含むことを特徴としている。
【0011】また、本発明の薄膜半導体装置の製造方法は、上記薄膜半導体装置の製造方法であって、第1ないし第3のゲート電極を覆って形成されたゲート絶縁膜上に不純物の含まないアモルファスシリコン膜を堆積し、第2及び第3のゲート電極の上に当たる部分の前記アモルファスシリコン膜を多結晶化し、さらにアモルファスシリコン膜を堆積し、N型の不純物をドーピングした後、第1ないし第3のゲート電極の上に当たるシリコン膜部分をそれぞれ第1ないし第3の島としてホトエッチングにより島ぎりし、かくして第1の島を第1のN型半導体層として、第2の島を第2のN型半導体層として形成し、次いで第1及び第2の島のみを覆うように透明性のインジウム錫酸化物からなる画素電極の膜を堆積し、その後、P型の不純物を前記N型の不純物より濃度を高めてドーピングして、第3の島をP型半導体層として形成し、その後第1ないし第3のソース/ドレイン電極の膜を堆積し、さらにソース/ドレイン間の半導体層の内、表面の不純物半導体層をソース/ドレイン電極をマスクとしてエッチング除去し、最後に保護膜を形成する。これにより、画素電極用材料のインジウム錫酸化物は、画素部のN型薄膜トランジスタにおける画素電極を形成するとともに、同時に相補形駆動回路の一方となるN型薄膜トランジスタにおける第2のソース/ドレイン電極の一部となる下層を形成することになる。
【0012】
【作用】本発明の薄膜半導体装置の製造方法によれば、P型の不純物をドーピングして相補形駆動回路部のP型薄膜トランジスタのP型半導体層を形成するにあたり、その前に相補形駆動回路部の一方のN型薄膜トランジスタのN型半導体層を、画素部のN型薄膜トランジスタにおける画素電極を形成すると同時にその画素電極用材料でマスクするので、わざわざ相補形駆動回路部のN型薄膜トランジスタのN型半導体層をマスクするためのホトレジスト工程を増加させることがない。
【0013】
【実施例】以下、本発明の実施例を図面を用いて説明する。図1は本発明の第1の実施例の薄膜半導体装置の構成を説明するための断面図である。この薄膜半導体装置は、アクティグマトリクス駆動の液晶ディスプレイ(LCD)用であって、画素TFT(図中、左に示すTFT)と、画素TFTを駆動する周辺回路TFT(図中、中央及び右に示す2つのTFT)とを有する。その周辺回路はN型TFTとP型TFTとから構成され、画素TFTと同一基板上に内蔵されている。
【0014】図1において、1は透明な絶縁性基板、2はゲ−ト電極、3はゲ−ト絶縁膜、4は不純物が添加されていない多結晶シリコン層、5は不純物が添加されていないアモルファスシリコン層、6はリンなどの不純物がド−ピングされたn+層、7はボロンなどの不純物がド−ピングされたp+層、8はインジウム錫酸化物(ITO)で形成された画素電極、9はCr等で形成されたソース/ドレイン配線電極、そして10はTFTの保護膜である。
【0015】本実施例の薄膜半導体装置は、表示部の対角10インチのビジュアル・ディスプレイ・タ−ミナル(VDT)を実現するものである。この場合、表示部の画素数は480×640×(3)であり、表示部に用いる画素TFTは逆スタガ構造のN型のTFTであり、一方、内蔵周辺回路に用いるTFTはN型のTFTとP型のTFTとの2種類である。
【0016】次に表示部の画素TFTと、内蔵周辺回路のN型TFT及びP型のTFTを形成する工程を説明する。まず、(1)ガラス基板1上にスパッタ法によりゲ−ト電極2であるCr膜を3000Å堆積する。(2)ゲ−ト電極2をパタ−ニング後、プラズマCVD法によりゲ−ト絶縁膜3であるSiN膜を3000Å堆積する。(3)次いで不純物が添加されていないa−Si膜を堆積する。(4)ここで、周辺回路となるN型TFT及びP型のTFTを形成する部分に対してのみエキシマレ−ザを200mJ/cm2照射してa−Si膜をp−Si層4に変換する。(5)次にプラズマCVD法により不純物を意識的に添加されていないa-Si膜5を2000Å堆積する。周辺回路部分では、p−Si/a−Siの2層構造が得られ、画素部ではa−Siの単層構造が得られる。(6)次にイオン注入法などのド−ピング法によりリンをド−ピングして、a−Si層5の表面から300Å程度の深さにn+の半導体層6を形成する。(7)ホトエッチング工程によりゲ−ト絶縁膜3上のSi層を島ぎりにして、周辺回路部分の島と画素部の島をそれぞれ形成する。(8)その後、画素電極8である透明のインジウム・錫酸化物(ITO)をスパッタ法で堆積し、ホトエッチング工程によりパタ−ニングする。
【0017】上記画素電極8の堆積する工程以下の手順は、本発明の製造方法において重要であるので、図2〜図4を用いて詳細に説明する。
【0018】画素電極8は、図2に示す周辺回路部分のN型のTFTと画素部のTFT(図1)に対してのみn+の半導体層6と接触するように堆積し、周辺回路部分のN型のTFTにはマスクとして、また画素部のTFTには画素電極として形成する。(9)その後、イオン注入法などのド−ピング法によりボロンをド−ピングしてa−Si層5の表面から400Å程度の深さにp+の半導体層7を形成する。この際、注入するボロンの不純物濃度を前記リンの不純物濃度より一桁多く設定すると、N型TFTとなるSi島に対しては、画素電極8をマスクとしてド−ピングされるので部分的な間隙がp+層に変換される。一方、P型TFTとなるSi島に対しては、画素電極が形成されていないので、Si島表面全体が深さ400Åに渡ってp+層に変換される。(10)その後、図3に示すように、スパッタ法によりソース/ドレイン配線電極9となるCrを堆積し、ホトエッチング工程によりパタ−ンニングし、さらに図4に示すように、各Si島のドライエッチングを600Å行う。ここで、P型TFTとなるSi島に対してはドレイン配線電極9となるCrがn+の半導体層6と接触するように形成され、ソース/ドレイン間のSi表面のp+層が除去され、TFT動作が可能となる。(11)最後に、パッシベション膜を形成すると、逆スタガ構造のTFTが完成する。
【0019】上記のようにして構成した薄膜半導体装置と、一方、他のガラス基板上に偏光板、カラ−フィルタ、透明電極を形成した別の半導体装置との間に液晶を封入すると、10インチサイズのVDT表示装置が完成する。
【0020】図5に上記のように製造した薄膜半導体装置を用いた液晶ディスプレイ装置の全体構成を示す。この液晶ディスプレイ装置は、TFT液晶表示部50、走査回路51、時間関数変換手段となるスイッチマトリクス回路52および信号側回路53から構成されている。なお、走査回路51から液晶表示部50の各液晶素子には走査線71〜73を介して走査信号が送られ、また信号回路53からスイッチマトリクス回路52を経由し信号線74〜76を介して信号が送られる。上記構成で、本発明にかかるITO膜を有するN型のTFTは、液晶表示部50中のスイッチ60aと、スイッチマトリクス回路52中のスイッチ61〜63に使用されている。また走査回路51中のスイッチは、本発明にかかるITO膜を有するN型TFTと、P型TFTを組み合わせて構成されたC型回路(図4に示す)からなっている。
【0021】次に、図5に示す装置の動作について簡単に説明する。走査回路51にはタイミング信号として2相クロックのCKV信号と、入力電圧Vinが入力される。一方、信号側回路53には液晶の表示状態を定めるデジタルデ−タ信号dataが入力され、これを色信号電圧Vs1〜Vsmとして出力し、各信号線74〜76にマトリクススイッチとして振り分ける。
【0022】次に、走査回路51の回路構成について図6により説明する。図6は走査線71〜73のうちの1本分に対応する走査回路を示し、この走査回路は、機能としてシフトレジスタと電圧を増幅するバッファ回路とから構成されている。図中、スイッチ80がN型のTFTで、スイッチ81がP型のTFTで構成されている。次いで走査回路の動作を説明する。シフトレジスタは2相クロック(Vc1、Vc2)とそれぞれの反転クロック(Vcn1、Vcn2)でタイミングを取り、入力電圧Vinを反転(シフト)しバッファに転送し、同時にこれが次の走査線に対応するシフトレジスタの入力電圧となる。バッファは反転された電圧と同位相で増幅され、最大電圧がVdd2のパルス電圧を出力し、これが液晶表示部の走査電圧Vgとなる。ここで、Vdd1とVdd2は直流電圧である。
【0023】本発明の薄膜半導体装置を用いて構成したC型回路のシフトレジスタはその電圧の動作周波数が従来のN型回路に比べて20倍速く、消費電力は3桁小さくなり、著しく良好な特性を示した。
【0024】次に、本発明の第2の実施例を図7に示す。本実施例では、絶縁基板1上に順次ゲート電極2、ゲート絶縁膜3、第1層目のa−Si膜及びレ−ザアニ−ルによりp−Si層を形成する工程までは、第1の実施例の薄膜半導体装置の形成方法と同じである。その後、p−Si層上にSiNからなる絶縁膜22を堆積し、ホトエッチング加工して、p−Si層の中央部をマスクする。次に、イオン注入法などのド−ピング法によりリンをド−ピングして絶縁膜22でマスクされていないp−Si層4にn+の半導体層6を形成する。
【0025】その後、画素電極8である透明のITOをスパッタ法で堆積し、ホトエッチング工程によりパタ−ニングする。この画素電極8は周辺回路部分のN型のTFT及び画素部のTFTに対してのみ、n+の半導体層6と接触するように形成し、それぞれ周辺回路部分のN型のTFTにはマスクとして、また画素部のTFTには画素電極として形成する。次に、イオン注入法などのド−ピング法によりボロンをド−ピングして、p−Si層4にp+の半導体層7を形成する。この際、注入するボロンの不純物濃度をリンの不純物濃度より一桁多く設定すると、N型TFTとなるSi島に対しては、絶縁膜22、画素電極8をマスクとしているのでp+層が形成されない。一方、P型TFTとなるp−Si島に対しては、画素電極のマスクが形成されていないので、n+層がp+層に変換される。次にスパッタ法によりソース/ドレイン配線電極9となるCrを堆積し、ホトエッチング工程によりパタ−ンニングし、TFT動作が可能となる。その後、パッシベション膜を形成すると、逆スタガ構造のTFTが完成する。
【0026】本実施例では、絶縁膜22のホトエッチング工程用マスクが一枚増加するが、第1の実施例におけるTFTにくらべて、Si層の膜厚を1/10程度と薄くでき、光照射時のリ−ク電流の増加を低減できる。
【0027】
【発明の効果】本発明によれば、同一基板上に画素部のN型薄膜トランジスタと、その画素部のN型薄膜トランジスタを駆動する相補形駆動回路を構成するN型薄膜トランジスタ及びP型薄膜トランジスタとを有する薄膜半導体装置に製造方法おいて、P型の不純物をドーピングして相補形駆動回路のP型薄膜トランジスタのP型半導体層を形成するにあたり、その前に相補形駆動回路のN型薄膜トランジスタのN型半導体層を、画素部のN型薄膜トランジスタの画素電極を形成すると同時にその電極材料でマスクするので、わざわざ相補形駆動回路のN型薄膜トランジスタのN型半導体層をマスクするためのホトレジスト工程を増加させることなく、高速動作、低消費電力である相補形駆動回路を製造することができる効果がある。最終的には、周辺駆動回路を液晶表示基板や画像処理装置に内蔵できる効果がある。




 

 


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