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発明の名称 半導体基体及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−37099
公開日 平成6年(1994)2月10日
出願番号 特願平4−187868
出願日 平成4年(1992)7月15日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 原田 卓 / 今泉 市郎
要約 目的
コレクタ領域に生じる寄生抵抗の値を低くし、高周波数特性に優れ、高速動作で低消費電力化が図られたバイポーラトランジスタを達成することが可能な半導体基体及びその製造方法を提供する。

構成
基板1表面に形成された酸化シリコン膜2上にシリサイド膜4が形成され、その上に単結晶シリコン膜3が形成されてなる。この単結晶シリコン膜3は、トランジスタが形成される側の半導体ウェハの張合わせ面に、シリサイド膜4を形成し、他方の側の半導体ウェハの張合わせ面に酸化シリコン膜を形成し、該酸化シリコン膜と、前記シリサイド膜とを接合させてこれらを張合わせることにより形成される。ウェハに形成された上記シリサイド膜を、所定の形状にパターニングすることによって、当該トランジスタ形成領域などの所定の領域にのみシリサイド膜を埋め込んでおくことができる。
特許請求の範囲
【請求項1】 基板表面に形成された酸化シリコン膜上に金属膜又はシリサイド膜が形成され、その上に単結晶の半導体膜が形成されてなることを特徴とする半導体基体。
【請求項2】 2枚の半導体ウェハからなる張合わせ半導体ウェハを製造するにあたり、半導体素子が形成される側の半導体ウェハの張合わせ面に、金属膜又はシリサイド膜を形成し、他方の側の半導体ウェハの張合わせ面に酸化シリコン膜を形成し、該酸化シリコン膜と、前記金属膜又はシリサイド膜とを接合させて、2枚の半導体ウェハを張合せたことを特徴とする半導体基体の製造方法。
【請求項3】 2枚の半導体ウェハからなる張合わせ半導体ウェハを製造するにあたり、半導体素子が形成される側の半導体ウェハの張合わせ面に、金属膜又はシリサイド膜を形成し、その上に酸化シリコン膜を形成し、該酸化シリコン膜を他方の側の半導体ウェハの張合わせ面に接合させて、2枚の半導体ウェハを張合せたことを特徴とする半導体基体の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は半導体技術、さらには絶縁体上に単結晶シリコン膜を形成したSOI構造の半導体基体の製造に適用して特に有効な技術に関し、例えば高速バイポーラトランジスタ回路が形成される半導体基体に利用して有用な技術に関する。
【0002】
【従来の技術】シリコンウェハ上に酸化シリコン膜等の絶縁膜を介して単結晶シリコン膜を形成し、この単結晶シリコン膜に半導体素子を形成するようにしたSOI技術(Silicon On Insulator)が公知である。このSOI技術は、上記単結晶シリコン膜に形成された半導体素子同士の分離が容易であり、且つ、素子の接合容量が低減できるので、電気耐圧が増し、しかも高速動作が可能となるので、これらの特性が要求されるバイポーラLSI等の半導体装置に適用して特に有用である。このようなSOI構造の半導体基体を形成する技術は、例えば、「Siウェハの直接接着技術、古川和由他、:応用物理、第60巻、第8号、1991、pp790−793」によって公知となっている。
【0003】図8は、SOI構造の半導体基体にnpn形バイポーラトランジスタを形成した従来の半導体装置の断面図である。この半導体装置は、素子が形成される単結晶シリコン膜103の下側に酸化シリコン膜102が形成され、又、該シリコン膜103がU溝アイソレーション104によって複数の素子分離領域に分離されている。そして分離された領域にバイポーラトランジスタ等の素子が形成される。トランジスタが形成される場合には、通常、単結晶シリコン膜103の下側がn+拡散層103aとされて、この拡散層103aがバイポーラトランジスタのコレクタ領域を構成する。このように単結晶シリコン膜103にn形不純物を高濃度(n+)に導入しておくことによって、当該トランジスタのコレクタ抵抗が低く抑えられ、コレクタ電極113からベース電極112、エミッタ電極21に電流が流れ易くなり、トランジスタ動作の高速化が図られる。このような単結晶シリコン膜103への不純物の導入は、該シリコン膜を形成するためのエピタキシャル成長中のドーピング、或いは、エピタキシャル成長後のシリコン基板へのイオン打込み等によって行われている。
【0004】
【発明が解決しようとする課題】しかしながら、超高速バイポーラLSIの高集積化、高速化、低電力化の要請に伴い、動作の高速化、高周波数特性の向上が必要とされるバイポーラトランジスタにあっては、該トランジスタを、上記SOI構造の半導体基体に形成した場合であっても、これらの要求を十分に満足させることができない。これは、超高速バイポーラLSIに対応させたバイポーラトランジスタを達成するには、コレクタ領域103aに寄生するコレクタ抵抗を更に下げなければならないが、上述のようにエピタキシャル成長中に不純物を導入したり、或いは形成された単結晶シリコン膜にn形不純物をイオン打込みによって導入する従来の方法では、その抵抗値を低下させることに限度があることによる。この抵抗値が十分に下げられないと、この部分での電圧降下が抑えられず、低消費電力化、高速化が達成されない。本発明はかかる事情に鑑みてなされたもので、コレクタ領域に生じる寄生抵抗の値を低くし、高周波数特性に優れ、高速動作で低消費電力化が図られたバイポーラトランジスタを達成することが可能な半導体基体及びその製造方法を提供することを目的とする。この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【0005】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。即ち、本発明の半導体基体は、基体表面に形成された酸化膜上にシリサイド膜,金属膜等の低抵抗の導電膜が形成され、この導電膜の上に単結晶の半導体層が形成されている。また、表面に当該導電膜が形成されると共にその上に酸化膜が形成された半導体ウェハと、表面に酸化膜が形成された半導体ウェハとを張り合わせることにより上記導電膜の上に単結晶の半導体層が形成される。
【0006】
【作用】上記素子が形成される半導体層と、酸化膜との間に、低抵抗の導電膜が形成されているので、該半導体層にバイポーラトランジスタを形成すると、そのコレクタ領域の寄生抵抗が低減される。また、張り合わされたウェハのうち当該導電膜が形成された側の半導体ウェハを所望の膜厚まで研磨するという、簡易な手法によって、当該導電膜の上に単結晶の半導体層が形成される。
【0007】
【実施例】以下、本発明の実施例を添付図面を参照して説明する。図1は本実施例の高速バイポーラトランジスタが形成されたSOI構造の半導体基体の断面図である。この半導体基体10は、SOI構造をなすもので、基板(シリコン基板)1の上に酸化シリコン膜2が形成され、その上に単結晶シリコンからなる半導体層3が形成されている。そしてこの半導体層3に、トランジスタ等の半導体素子が形成される。
【0008】また、半導体層3と酸化シリコン膜2との間には、低抵抗の導電層(埋込み層)4が埋め込まれている。本実施例では該導電層4を形成するに当たって、シリサイド(例えばタングステン−シリコン)が用いられている。上記半導体層3は、下側の第1の単結晶シリコン膜31と上側の第2の単結晶シリコン膜32とからなり、第1の単結晶シリコン膜31は、詳細は後述するように、半導体ウェハ30(図5)を研磨することによって形成され、一方、第2の単結晶シリコン膜32は、エピタキシャル成長法によって形成される。
【0009】該半導体層3には、公知のSST(スーパーセルフアラインプロセステクノロジー)構造の高速バイポーラトランジスタが形成され、半導体層3を構成する第1の単結晶シリコン膜31には、イオン打込によりn形不純物が高濃度に導入され(n+拡散層の形成)、第2の単結晶シリコン膜(エピタキシャル層)32には、その気相成長時にn形不純物が導入される(n−Epi)。また、半導体層3は、同図に示すようにU溝アイソレーション5,5及び熱酸化膜6等の素子分離構造によって複数の素子形成領域に分離されている。
【0010】上記半導体層3に形成されたnpn形バイポーラトランジスタ20は、そのコレクタ領域が、第2の単結晶シリコン膜32のn拡散層(n−Epi層)と第1の単結晶シリコン膜31のn+拡散層によって構成されている。そしてコレクタ電極23の下側のEpi層にもn+拡散層33が形成され、2つのn+拡散層32,33を介してコレクタ電流からの電流が、主にp拡散層(p−well)34からなるベース領域を介してベース電極22、エミッタ電極21へと流れるようになっている。
【0011】ところで、本実施例のSOI構造の半導体基体10は、上述のように半導体層3と酸化シリコン膜2との間にシリサイド膜4が形成されている。このようにシリサイド層(W−Si層)が形成されている場合には、従来主にn+拡散層を介して流れていたコレクタ電流が、該シリサイド膜4を介して流れるようになるため、従前のバイポーラトランジスタ(図8)に比べてコレクタ領域の寄生抵抗の値が低減され、当該寄生抵抗による電圧降下が少なくなって、トランジスタの高速動作が可能となる。この結果、トランジスタの高周波数特性の向上、低消費電力化が達成される。尚、このトランジスタ20のベース電極22は、エピタキシャル層32に形成されたp形拡散層34にp+ポリシリコン35を介して導電接続され、エミッタ電極21はn+ポリシリコン37を介してn+拡散層36に導電接続されている。
【0012】次に、図2〜図6に示す断面図を用いて、上記シリサイド層が埋め込まれたSOI構造の半導体基体10(張合せ半導体ウェハ)の製造プロセスについて説明する。本実施例では、上記シリサイド膜4表面に単結晶シリコン膜31を形成するに当たって、SOI張合わせウェハの製造技術を用いることとした。これは以下の理由による。即ち、従来構造(図8)のように、単に、酸化シリコン膜の上に単結晶シリコン膜を形成するのであれば、公知のエピタキシャル成長法等を用いればよいが、シリサイド膜(導電膜)の表面では、シリコン結晶が成長しないため、エピタキシャル成長法が用いられないことによる。
【0013】以下、各工程を説明する。
(1)先ず、半導体素子が形成される側の半導体ウェハ40の接合面に、シリサイド膜(例えばW−Si)41をスパッタ法によって堆積させる(図2)。この場合、シリサイド膜が形成されるウェハの表面を予め鏡面研磨しておくことによって堆積されたシリサイド膜の平坦性が高められる。
(2)次いで、該シリサイド膜41の上に酸化シリコン膜42をCVD法等によって堆積させる(図3)。このように堆積された酸化シリコン膜の表面は鏡面研磨され、これにより、後述のウェハ同士の張合せが容易になされる。
(3)一方で、基板側の半導体ウェハ50の表面に、熱酸化等により酸化シリコン膜51を形成する。
(4)該酸化シリコン膜51と、上記(2)の工程で堆積された酸化シリコン膜42とを互いに接合し(図4)、これに、所定時間に亘る熱処理を加えて、図5に示すSOI張合わせ半導体ウェハを得る。
(5)このように形成したSOI張合わせウェハの上面を研磨して、シリサイド膜41の上に所定の膜厚の単結晶シリコン膜が形成されたSOI構造の半導体基体10を得る(図6)。
【0014】尚、図2に示す工程の後に、当該シリサイド膜を予めパターニングしておくことによって、図1に示すようにバイポーラトランジスタ形成領域等、低抵抗の半導体膜(埋込層)4を必要とする領域にのみ、シリサイド膜を形成することができる。この場合、半導体ウェハの全面にシリサイド膜(導電層)を形成した後、バイポーラトランジスタが形成される素子領域に対応するウェハ表面にのみにシリサイド膜が残るようにこれをパターンニングし、シリサイド層が除去された領域に、ポリシリコンもしくは酸化シリコンを堆積させ、これを研磨して平坦化を行い、この面に酸化シリコン膜2を形成した後、基板として用いられる半導体ウェハ50側の酸化シリコン膜51と接合させ、この状態で熱処理を行って、図1に示す構造の半導体基体10を得る。
【0015】図7は、シリサイド膜(低抵抗の導電膜層)が埋込まれたSOI張合わせウェハにバイポーラトランジスタを形成するに当たって、そのコレクタ寄生抵抗を更に低減された変形例を示す半導体基体の断面図である。この変形例では、コレクタ電極23下側のn+拡散層33に、該電極23とシリサイド膜4とを継ぐ低抵抗の埋込み層(W−Si)24を形成している点が図1に示した例と異なる。尚、その他図1の半導体装置と同一の構造には同一符号を付してその説明を省略する。この埋込み層24は、コレクタ電極23の下側の半導体層3にRIE(反応性イオンエッチング)技術によって設けられたU溝37に、シリサイド(W−Si)をスパッタ法等によって充填して形成される。このようにコレクタ電極23と導電膜4とを埋込層24で継ぐことによって、トランジスタのコレクタ領域の寄生抵抗が更に低減され、その高周波特性が向上する。
【0016】以上本発明者によってなそれた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、2枚の半導体ウェハ40,50の張合せ面の両方に酸化シリコン膜42,51を形成しておいて両者を接合させる例を示したが、何れか一方の接合面に酸化シリコン膜を形成しておくだけでもよい。また、本実施例では、埋め込まれた導電膜4は、素子分離構造5,5により、半導体領域と同様に分離されて用いられるが、該導電膜を領域毎に分離せずに、各領域毎に形成されている半導体素子を、互いに導電接続する配線として用いてもよい。このように配線して用いることにより集積化の進んだ複合素子を形成することができる。また、本実施例では、導電膜をタングステンシリサイドによって形成した例を示したが、他の金属を用いたシリサイド、或は、金属膜、更には超高濃度の不純物拡散層等によって形成してもよい。また、本実施例では、半導体基体にnpn形のトランジスタを形成した例を示したが、pnp形のトランジスタが形成される半導体基体に適用しても同様の効果が得られる。また、本実施例では、シリコン基板(ウェハ)1上に酸化シリコン膜2を介して半導体層3が形成されるSOI構造に、導電膜4が形成された半導体基体について説明したが、絶縁体上に半導体層が形成されるSOS構造(Silicon on Sapphire)の半導体基体にも本発明は適用可能である。この場合には、酸化シリコン膜が形成された図4の半導体ウェハ50に代えて、サファイア等の絶縁物基板が用いられる。また、本実施例では、半導体ウェハ40にスパッタ法によってシリサイド膜を形成する例(図2)を示したが、当該半導体ウェハ40の表面を鏡面研磨しておき、この面から不純物を高濃度熱拡散させたり、或は、高濃度のイオン打ち込みを行って導電膜を形成してもよい。
【0017】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である、バイポーラトランジスタが形成されたバイポーラLSIに用いた例を示したが、Bi−CMOSやCMOS等の他の半導体デバイスにも利用可能である。
【0018】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。SOI構造の酸化膜と単結晶の半導体層との間の導電膜の働きにより、当該半導体基板に形成されたバイポーラトランジスタの高周波数特性が向上し、高速動作が可能となり、且つ、トランジスタの低消費電力化が達成される。




 

 


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