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発明の名称 オーバサンプリング方式AD変換器
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−29856
公開日 平成6年(1994)2月4日
出願番号 特願平4−180913
出願日 平成4年(1992)7月8日
代理人 【弁理士】
【氏名又は名称】磯村 雅俊
発明者 大塚 正則 / 菊池 隆文 / 堀田 正生 / 波多野 雄治
要約 目的
必要な場合にのみ、最高の変換精度が得られる構成として、それ以外の場合における余計な電力を節減することを可能としたオーバサンプリング方式AD変換器を提供すること。

構成
アナログ積分器と、該アナログ積分器の出力を量子化するコンパレータと、該コンパレータの出力を累積加算するディジタル積分器と、該ディジタル積分器の出力をDA変換する内部DA変換器とを含み、該内部DA変換器のアナログ出力と検出対象とするアナログ入力との差分を、前記アナログ積分器の入力とするオーバサンプリング方式AD変換器において、前記アナログ積分器,コンパレータ,ディジタル積分器,内部DA変換器に供給されるクロック周波数を、要求される最低限のAD変換精度に応じて変化させる如く構成したことを特徴とするオーバサンプリング方式AD変換器。
特許請求の範囲
【請求項1】 アナログ積分器と、該アナログ積分器の出力を量子化するコンパレータと、該コンパレータの出力を累積加算するディジタル積分器と、該ディジタル積分器の出力をDA変換する内部DA変換器とを含み、該内部DA変換器のアナログ出力と検出対象とするアナログ入力との差分を、前記アナログ積分器の入力とするオーバサンプリング方式AD変換器において、前記アナログ積分器,コンパレータ,ディジタル積分器,内部DA変換器に供給されるクロック周波数を、要求される最低限のAD変換精度に応じて変化させる如く構成したことを特徴とするオーバサンプリング方式AD変換器。
【請求項2】 アナログ積分器と、該アナログ積分器の出力を量子化するコンパレータと、該コンパレータの出力を累積加算するディジタル積分器と、該ディジタル積分器の出力をDA変換する内部DA変換器とを含み、該内部DA変換器のアナログ出力と検出対象とするアナログ入力との差分を、前記アナログ積分器の入力とするオーバサンプリング方式AD変換器において、AD変換精度低減時には、前記アナログ積分器,コンパレータ,内部DA変換器においてバイアス電流を低減することを特徴とするオーバサンプリング方式AD変換器。
【請求項3】 アナログ積分器と、該アナログ積分器の出力を量子化するコンパレータと、該コンパレータの出力を累積加算するディジタル積分器と、該ディジタル積分器の出力をDA変換する内部DA変換器とを含み、該内部DA変換器のアナログ出力と検出対象とするアナログ入力との差分を、前記アナログ積分器の入力とするオーバサンプリング方式AD変換器において、前記アナログ積分器,コンパレータ,内部DA変換器を、高バイアス電流の回路/低バイアス電流の回路の2系統設けておき、AD変換精度に応じて、これらを切り替えることを特徴とするオーバサンプリング方式AD変換器。
【請求項4】 アナログ積分器と、該アナログ積分器の出力を量子化するコンパレータと、該コンパレータの出力を累積加算するディジタル積分器と、該ディジタル積分器の出力をDA変換する内部DA変換器とを含み、該内部DA変換器のアナログ出力と検出対象とするアナログ入力との差分を、前記アナログ積分器の入力とするオーバサンプリング方式AD変換器において、変換精度低減時には、前記ディジタル積分器の動作を停止させることを特徴とするオーバサンプリング方式AD変換器。
【請求項5】 前記ディジタル積分器に、出力の平均化による雑音除去・データ周波数低減のためのデシメータを持ち、該デシメータはサンプリング周波数低下時に、不要となる部分を切り離す如く構成したことを特徴とする請求項1記載のオーバサンプリング方式AD変換器。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明はオーバサンプリング方式AD変換器に関し、特に、変換精度が単一値でなく、かつ、低消費電力であることが要求されるオーバサンプリング方式AD変換器に関する。
【0002】
【従来の技術】オーバサンプリング方式AD変換器は、高いサンプリング周波数による量子化ノイズの高周波域への分散と、ΔΣ変調等によるノイズシェイピング効果とにより、低規模,低精度のアナログ回路を用いた場合でも、高い変換精度が得られることが特徴である。しかし、大規模のディジタル回路を高速のサンプリングクロックによって駆動するため、消費電力が大きい。これに関しては、例えば、長橋芳行著A-D/D-A変換回路の設計(CQ出版社昭和57年刊)の記載を参考にすることができる。
【0003】
【発明が解決しようとする課題】ところで、用途によっては、AD変換器は必ずしも常時高い変換精度が要求されているわけではない。従って、そのような場合には、必要以上の精度を得るために、余計な電力が消費されていることになる。これは、特にバッテリ駆動の電子機器においては、重大な問題となることである。本発明は上記事情に鑑みてなされたもので、その目的とするところは、従来の技術における上述の如き問題を解消し、必要な場合にのみ、最高の変換精度が得られる構成として、それ以外の場合における上述の余計な電力を節減することを可能としたオーバサンプリング方式AD変換器を提供することにある。
【0004】
【課題を解決するための手段】本発明の上記目的は、アナログ積分器と、該アナログ積分器の出力を量子化するコンパレータと、該コンパレータの出力を累積加算するディジタル積分器と、該ディジタル積分器の出力をDA変換する内部DA変換器とを含み、該内部DA変換器のアナログ出力と検出対象とするアナログ入力との差分を、前記アナログ積分器の入力とするオーバサンプリング方式AD変換器において、前記アナログ積分器,コンパレータ,ディジタル積分器,内部DA変換器に供給されるクロック周波数を、要求される最低限のAD変換精度に応じて変化させる如く構成したことを特徴とするオーバサンプリング方式AD変換器により達成される。
【0005】
【作用】本発明に係るオーバサンプリング方式AD変換器においては、CMOS論理回路では、その消費電力が周波数に比例する特性を持つことを利用して、必要変換精度に対応した、サンプリング周波数の低速化、および、これに合わせたアナログ部の低速化,ディジタル部不要部分のバイパス・切り離し等のアナログ,ディジタル信号処理部の最適化により、電力を節減するものである。また、この場合、アナログ回路にも高速性が要求されなくなるため、少ないバイアス電流で低速に動作させることが可能となり、これによる電力の節減が可能になる。
【0006】
【実施例】以下、本発明の実施例を図面に基づいて詳細に説明する。図1は、本発明の一実施例に係るオーバサンプリング方式AD変換器のブロック構成図である。ここで、101は減算器、102はアナログ積分器、103はコンパレータ、104は内部DA変換器、105はディジタル積分器、106は制御用プロセッサ、107は制御を行うための情報、108はデシメータ、109は各ブロック制御信号、110はサンプリング周波数クロックを示している。本実施例に示すAD変換器においては、制御用プロセッサ106が、制御情報107を基に判断し、変換精度低減可能と判断された場合は、サンプリング周波数クロック110を下げ、制御信号109を用いて101〜104の各ブロックを制御し、変換精度を下げ、消費電力を低減する。この場合における電力低減は、次の4つの手法により実現される。
■サンプリング周波数を低減する。
■高速のサンプリング周波数に対応すべく高速である、積分器,コンパレータ, 内部DA変換器を低速化する。
■補間型AD変換器におけるディジタル積分器の動作を停止させる。
■サンプリング周波数低減に伴うデシメータ不要部分の切り離しを行う。
以下、上述の電力低減手法の詳細を説明する。
【0007】■サンプリング周波数低減:これは、CMOSディジタル回路における消費電力が、周波数に比例することを利用するものである。
■高速積分器,コンパレータ等の低速化:これは、図2,図3に示される2手法による。図2では、OPアンプ,コンパレータ等のバイアス電流を低減し、低速化・低消費電力化を行うものである。ここで、201はアナログ積分器バイアス定電流回路、202はコンパレータバイアス定電流回路、203はDA変換器バイアス定電流回路、204はバイアス用定電流回路の基準電圧を生成するDA変換器、205は基準電圧信号、206はディジタル積分回路バイパス路、207はバイパススイッチ、208はバイパス制御信号、209はディジタル積分回路、210は制御用プロセッサ、211はアナログ積分器、212はコンパレータ、213は内部DA変換器を示している。
【0008】ここで、制御用プロセッサ210は、制御情報を基に、変換精度低減可能と判断した場合は、サンプリング周波数を下げるとともに、もはや必要以上の高速性を有する各ブロック211〜213に対し、DA変換器204を介して、バイアス用電流源201〜203における電流値を下げ、低消費電力化を図る。また、図3では、積分器,コンパレータを、高サンプリング周波数用,低サンプリング周波数用の2組設けておき、制御用プロセッサにより切り替えるものである。図3において、301〜304は高サンプリング周波数用回路/低サンプリング周波数用回路選択スイッチ、305は高サンプリング周波数用アナログ積分器、306は低サンプリング用アナログ積分器、307は高サンプリング周波数用コンパレータ、308は低サンプリング周波数用コンパレータ、309は高サンプリング周波数用DA変換器、310は低サンプリング周波数用DA変換器、311はディジタル積分器、312は制御用プロセッサである。
【0009】制御方法が図2に示した例と異なる点は、変換精度低減時にバイアス電流を下げるのではなく、アナログ積分器,コンパレータ,内部DA変換器を、低速向けの設計であり、従って消費電力も低い、低速アナログ積分器306,低速コンパレータ308,低速内部DA変換器310に切り替えるようにした点である。なお、このとき、非使用の高速用各回路では、電源はカットされる。
■ディジタル積分器の動作停止:補間形AD変換器において、変換精度低減時にディジタル積分回路を停止させて信号をバイパスさせ、ΔΣ型として動作させるもので、積分器動作を停止させることにより電力を低減する。これは、図2に示される206〜209の部分であり、206がバイパス路、207はバイパススイッチ、208はバイパススイッチ制御信号、209はディジタル積分器である。
【0010】また、これに伴いコンパレータ,内部DA変換器のビット数に変更が必要となるが、このようなビット数が可変な量子化器,DA変換器の構成例を、図4,図5に示す。図4(a)は、ビット数が可変な量子化器の構成例を示す図であり、401はアナログ入力、402は比較器、403は逐次比較レジスタ、404はディジタル出力、405は内部DA変換器、406は内部DA変換器出力電圧、407は制御プロセッサからの制御信号を示している。また、同図(b)は、内部DA変換器の出力電圧−時間特性図であり、410は出力電圧、411は1ビット量子化器としての出力確定時刻、412は2ビット量子化器出力確定時刻、413は3ビット量子化器出力確定時刻、以下、414〜416が、それぞれ、4〜6ビット量子化器出力確定時刻を示している。制御プロセッサは、必要な量子化ビット数から、どの時点でデータを出力するかを制御する。
【0011】図5は、上述の入力データのビット数が可変なDA変換器の構成例を示すものである。ここでは、最大6ビットの例を示している。図中、501は基準電圧源、502はR−2Rラダー抵抗、503〜508は任意のビット数を設定するスイッチ群、509は入力ディジタルデータ、510〜515が入力データに対応してオン/オフするスイッチ群、516は電流電圧変換器、517はアナログ出力を示している。このDA変換器において、例えば、3ビット入力とする場合は、スイッチ503〜505を開き、同506〜508を閉じ、スイッチ513〜515をグランド側に倒す。また、スイッチ510〜512は、入力データの3ビットに対応させる。
■サンプリング周波数低減に伴うデシメータ不要部分の切り離し:これは、サンプリング周波数低減に伴い、デシメータにおけるデシメーション比が低下することにより、デシメータに不要部分が発生するので、これを切り離して、余計な電力を消費しないようにするものである。
【0012】ここでは、デシメーション比を1/4から1/2に変える場合、つまり、オーバサンリング比が4倍から2倍へ変えられた場合を示している。これを、図6に示す。図中、601はデシメータの入力データ、602は出力データ、603,604は不要部分切り離しスイッチ、605はレジスタ群(レジスタ1〜4の4個)、606は切り離しスイッチ制御信号、607はレジスタ用クロック、608は制御用プロセッサ、609はデシメーションの係数格納ROMである。変換精度低減時、制御プロセッサ608は、サンプリング周波数を低下させるとともに、切り離し信号606を出力して、不要となったレジスタ(ここでは、レジスタ3と4)を切り離すとともに、レジスタのクロック603を1/2周期とし、また、新たな係数を ROM609から呼び出し、変更する。この結果、全体の動作周波数が低下した分に加えて、切り離された回路の分、消費電力が低減される。
【0013】上記各実施例によれば、必要な場合にのみ、最高の変換精度が得られる構成として、それ以外の場合における余計な電力を節減することを可能としたオーバサンプリング方式AD変換器を実現することができる。なお、上記各実施例に示した技術は、適宜組み合わせて用いることが可能である。次に、本発明の応用例として、上述のオーバサンプリング方式AD変換器を、移動無線端末に応用した構成を、図7に示す。図において、復調用AD変換器701は、上述の精度を可変し消費電力を低減するオーバサンプル方式AD変換器であり、受信信号をディジタル化して復調器に渡す働きを有する。また、702はアンテナ、703は無線周波受信部、704は無線周波送信部、705は変調器、706は復調器、707は符号化された音声信号、708は受信電界強度信号、709は電界強度信号用、710は入力キーパッド、711は端末使用者である。移動無線端末では、次のような状態において、復調用AD変換器701の精度を低下させることが可能であるため、この場合は、変換精度を落として、消費電力低減を図ることが可能となる。
【0014】(1)受信電界強度が十分大きい。
(2)静止中であるため、フェージングがそれほど問題とならない。
(3)BER(Bit Error Rate)マージンの大きい信号(誤り訂正のかけられている制御チャネル信号など)を受信している。
(4)待受中である。
(5)端末使用者が必要と判断して精度を落とす場合。(通話可能時間が残り少なくなり、電池寿命を延ばしたいとき)制御プロセッサは、使用者711からの情報,電界強度信号708等を基に、端末のおかれた状況を判断し、これが上記(1)〜(5)のいずれかの条件を満足する場合は、前述の手順により、変換精度を落として、消費電力を低減する。本実施例によれば、前述のオーバサンプリング方式AD変換器を移動無線端末に応用した場合には、消費電力を抑え端末使用可能時間を伸ばすことができるという効果が得られるものである。
【0015】
【発明の効果】以上、詳細に説明した如く、本発明によれば、必要な場合にのみ、最高の変換精度が得られる構成として、それ以外の場合における余計な電力を節減することを可能としたオーバサンプリング方式AD変換器を実現できるという顕著な効果を奏するものである。なお、前述の各実施例は本発明の一例を示したものであり、本発明はこれらに限定されるべきものではないことは言うまでもないことである。また、前述の各実施例に示した技術は、適宜組み合わせて用いることができることも言うまでもないことである。応用範囲も、移動無線端末に限られるものではない。
【0016】




 

 


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