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発明の名称 D/A変換器
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−29855
公開日 平成6年(1994)2月4日
出願番号 特願平4−207230
出願日 平成4年(1992)7月11日
代理人 【弁理士】
【氏名又は名称】徳若 光政
発明者 三ツ石 直幹 / 今 徳和
要約 目的
最小電位及び最大電位を含むすべての電位を出力しうるD/A変換器を実現する。これにより、抵抗分圧回路を構成する直列抵抗をマトリックス配置しそのレイアウトを簡素化しつつ、D/A変換器ひいてはこれを内蔵するシングルチップマイクロコンピュータ等の高性能化を推進する。

構成
2のn乗個すなわち256個の抵抗R0〜R255が直列結合されてなる抵抗分圧回路RDを備えるラダー抵抗型のD/A変換器に、nビットすなわち8ビットのデータレジスタDRと、その所定ビットとして選択制御信号SELを保持する制御レジスタCRと、データレジスタDRにより保持される8ビットのデータD0〜D7と制御レジスタCRにより保持される選択制御信号SELとに従って最小電位V0及び最大電位V256を含む2のn乗+1通りすなわち257通りの電位を択一的に伝達する電位選択回路VSLとを設ける。
特許請求の範囲
【請求項1】 2のn乗個の抵抗が直列結合されてなる抵抗分圧回路を具備し、2のn乗+1通りの電位を出力しうることを特徴とするD/A変換器。
【請求項2】 上記D/A変換器は、データレジスタにより保持されるnビットのデータと制御レジスタの所定ビットとして保持される選択制御信号とに従って上記2のn乗+1通りの電位を択一的に伝達する電位選択回路を具備するものであることを特徴とする請求項1のD/A変換器。
【請求項3】 上記電位選択回路は、上記データレジスタにより保持されるnビットのデータが最小値とされるとき、上記選択制御信号に従って上記2のn乗+1通りの電位のうちの最小電位又は最大電位を選択的に伝達するものであることを特徴とする請求項2のD/A変換器。
【請求項4】 上記電位選択回路は、上記選択制御信号が第1の論理レベルとされるとき、上記データレジスタにより保持されるnビットのデータに従って最小電位を含む2のn乗通りの電位を択一的に伝達し、上記選択制御信号が第2の論理レベルとされるとき、残り一つの最大電位を伝達するものであることを特徴とする請求項2のD/A変換器。
【請求項5】 上記選択制御信号は、上記データレジスタの書き換えが実行された後に有効とされるものであることを特徴とする請求項2,請求項3又は請求項4のD/A変換器。
【請求項6】 上記D/A変換器は、中央処理装置を具備するマイクロコンピュータに内蔵されるものであって、上記データレジスタ及び制御レジスタの書き換えは、上記中央処理装置の指示に従って実行されるものであることを特徴とする請求項2,請求項3,請求項4又は請求項5のD/A変換器。
発明の詳細な説明
【0001】
【産業上の利用分野】この発明はD/A(ディジタル/アナログ)変換器に関し、例えば、シングルチップマイクロコンピュータに内蔵されるラダー抵抗型のD/A変換器に利用して特に有効な技術に関するものである。
【0002】
【従来の技術】複数の抵抗が直列結合されてなる抵抗分圧回路と、この抵抗分圧回路により形成される複数の電位を択一的に伝達する電位選択回路とを備えるいわゆるラダー抵抗型のD/A変換器がある。また、このようなD/A変換器を内蔵するシングルチップマイクロコンピュータがある。
【0003】D/A変換器については、例えば、昭和58年8月、株式会社オーム社発行の『図解A/Dコンバータ入門』第153頁〜第155頁に記載されている。
【0004】
【発明が解決しようとする課題】本願発明者等は、この発明に先立って、D/A変換器を内蔵するシングルチップマイクロコンピュータを開発し、そのD/A変換器として、図9に示されるようなラダー抵抗型のD/A変換器(D/A)を開発した。すなわち、D/A変換器は、2の8乗個すなわち256個の抵抗R0〜R255が直列結合されてなる抵抗分圧回路RDと、この抵抗分圧回路RDにより形成される256通りの電位V0〜V255をデータレジスタDRにより保持される8ビットのデータD0〜D7に従って択一的に選択しその出力電圧VSOとする電位選択回路VSLとを備える。電位選択回路VSLの出力電圧VSOは、制御レジスタCRから出力される出力制御信号OEに従って選択的にオン状態とされる相補スイッチSVを経た後、D/A変換器のアナログ出力信号DAoutとなる。
【0005】ところが、D/A変換器ならびにこれを内蔵するマイクロコンピュータ等の高性能化が進むにしたがって、上記のような従来のD/A変換器には次のような問題点が生じることが本願発明者等によって明らかとなった。すなわち、上記D/A変換器では、抵抗分圧回路RDを構成する直列抵抗R0〜R255が電源電圧AVCC及び接地電位AVSS間に設けられ、抵抗分圧回路RDにより形成される電位V0〜V255は、抵抗R0〜R255の接地電位AVSS側の電位として得られる。つまり、抵抗分圧回路RDでは、抵抗R255の電源電圧AVCC側の電位すなわち電源電圧AVCCとして第257番目の最大電位V256が得られるにもかかわらず、電位選択用のデータD0〜D7の組み合わせが256通りであることから利用されない。このことは、特にD/A変換器のアナログ出力信号DAoutによりレーザディスク装置やレーザプリンタ等のような高性能の表示装置が駆動される場合においてその性能を充分に引き出せない結果となり、これによってシングルチップマイクロコンピュータひいてはこれを含むディジタルシステムの高性能化が制約を受けるものとなる。
【0006】一方、これに対処するため、抵抗分圧回路RDを構成する直列抵抗の数を255個に減らし8ビットのデータD0〜D7をもとに最大電位AVCCを出力できるようにする方法も考えられるが、この方法を採った場合、D/A変換器の分解能が低下するとともに、直列抵抗のマトリックス配置に適合しにくくなり、D/A変換器のレイアウトがスッキリとしなくなる。
【0007】この発明の目的は、最小電位及び最大電位を含むすべての電位を出力しうるD/A変換器を提供することにある。この発明の他の目的は、直列抵抗のマトリックス配置を行いつつ、D/A変換器ひいてはこれを内蔵するシングルチップマイクロコンピュータの高性能化を推進することにある。
【0008】この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【0009】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、2のn乗個の抵抗が直列結合されてなる抵抗分圧回路を備えるラダー抵抗型のD/A変換器に、nビットのデータレジスタと、その所定ビットとして選択制御信号を保持する制御レジスタと、データレジスタにより保持されるnビットのデータと制御レジスタにより保持される選択制御信号とに従って最小電位及び最大電位を含む2のn乗+1通りの電位を択一的に伝達する電位選択回路とを設ける。
【0010】
【作用】上記手段によれば、nビットのデータをもとに最小電位及び最大電位を含む2のn乗+1通りの電位を択一的に出力しうるD/A変換器を実現することができる。この結果、直列抵抗をマトリックス配置しそのレイアウトを簡素化しつつ、D/A変換器の分解能を高め、D/A変換器ひいてはこれを内蔵するシングルチップマイクロコンピュータ等の高性能化を推進することができる。
【0011】
【実施例】図1には、この発明が適用されたD/A変換器を内蔵するシングルチップマイクロコンピュータの一実施例のブロック図が示されている。同図をもとに、まずこの実施例のマイクロコンピュータの構成及び動作の概要について説明する。なお、図1の各ブロックを構成する回路素子は、公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上に形成される。
【0012】図1において、この実施例のシングルチップマイクロコンピュータは、特に制限されないが、いわゆるストアドプログラム方式の中央処理装置CPUとクロック発生回路CPGならびに内部バスIBUSを介して上記中央処理装置CPUに結合されるリードオンリーメモリROM,ランダムアクセスメモリRAM,タイマー回路TIM及びシリアル通信インタフェースSCIを備える。このうち、中央処理装置CPUは、リードオンリーメモリROMに格納されるユーザプログラムに従ってステップ制御され、所定の演算処理を行うとともに、マイクロコンピュータの各部を統括・制御する。マイクロコンピュータには、外部端子VCC及びVSSを介して電源電圧VCC及び接地電位VSSがそれぞれ供給され、中央処理装置CPUには、外部端子STBY及びRESを介してスタンバイ信号STBY及びリセット信号RESがそれぞれ供給される。
【0013】次に、クロック発生回路CPGは、外部端子XTAL及びEXTALを介して図示されない外部の水晶発振子に結合され、所定の周波数のクロック信号を形成して、マイクロコンピュータの各部に供給する。一方、リードオンリーメモリROMは、例えば所定の記憶容量を有するマスクROMからなり、中央処理装置CPUの制御に必要なプログラムや固定データ等を格納する。また、ランダムアクセスメモリRAMは、例えば所定の記憶容量を有するスタティック型RAMからなり、中央処理装置CPUによる演算結果や制御データ等を一時的に格納する。さらに、タイマー回路TIMは、クロック発生回路CPGから供給されるクロック信号に従って時間管理を行い、中央処理装置CPUの割込み処理等に供する。加えて、シリアル通信インタフェースSCIは、マイクロコンピュータの外部に結合されるシリアル入出力装置と中央処理装置CPU又はランダムアクセスメモリRAMとの間のデータ授受を統括・制御する。
【0014】この実施例のマイクロコンピュータは、さらに、内部バスIBUSに結合されるD/A変換器(D/A)及びA/D変換器(A/D)と、外部装置とのインタフェースとなる9個の入出力ポートIOP1〜IOP9とを備える。このうち、D/A変換器は、中央処理装置CPUから内部バスIBUSを介して供給されるnビットすなわち8ビットのデータに従って、所定のアナログ出力信号DAoutを形成し、入出力ポートIOP5から外部端子Aoutを介して外部のレーザディスク装置及び液晶ディスプレイ装置等に出力する。また、A/D変換器は、外部の各種センサ等から外部端子Ainを介して入力されるアナログ入力信号ADinを、例えば8ビットのディジタル信号に変換し、内部バスIBUSを介して中央処理装置CPU又はランダムアクセスメモリRAMに供給する。マイクロコンピュータには、外部端子AVCC及びAVSSを介して、D/A変換器及びA/D変換器等のアナログ回路の動作電源となる電源電圧AVCC及び接地電位AVSSがそれぞれ供給される。なお、電源電圧VCC及びAVCCは、特に制限されないが、+5Vのような正の電源電圧とされる。
【0015】図2には、図1のシングルチップマイクロコンピュータに含まれるD/A変換器の一実施例のブロック図が示されている。また、図3及び図4には、図2のD/A変換器に含まれるデータレジスタDR及び制御レジスタCRの一実施例のビット構成図がそれぞれ示されている。これらの図をもとに、この実施例のD/A変換器の構成及び動作の概要について説明する。なお、以下のブロック図及び回路図において、そのチャンネル(バックゲート)部に矢印が付されるMOSFET(金属酸化物半導体型電界効果トランジスタ。この明細書では、MOSFETをして絶縁ゲート型電界効果トランジスタの総称とする)はPチャンネル型であって、矢印の付されないNチャンネルMOSFETと区別される。
【0016】図2において、この実施例のD/A変換器は、2の8乗個すなわち256個の抵抗R0〜R255が電源電圧AVCC及び接地電位AVSS間に直列結合されてなる抵抗分圧回路RDを備える。ここで、抵抗分圧回路RDを構成する抵抗R0〜R255は、すべて同一の抵抗値を持つべく設計される。また、これらの抵抗R0〜R255の接地電位AVSS側の電位は、抵抗分圧回路RDの出力電位V0〜V255として電位選択回路VSLに供給され、抵抗R255の電源電圧AVCC側の電位も抵抗分圧回路RDの出力電位V256として電位選択回路VSLに供給される。これにより、抵抗分圧回路RDは、2の8乗+1通りすなわち257通りの電位V0〜V256を形成するものとなる。言うまでもなく、電位V0は、接地電位AVSSすなわち最小電位0Vであり、電位V256は、電源電圧AVCCすなわち最大電位+5Vである。また、電位V1ないしV255は、それぞれ電源電圧AVCCを抵抗R0〜R255により分圧した値すなわち+5V×(1/256)ないし+5V×(255/256)となる。
【0017】D/A変換器は、さらに、内部バスIBUSに結合されるデータレジスタDR及び制御レジスタCRを備える。このうち、データレジスタDRは、図3に示されるように、8ビットからなり、中央処理装置CPUから内部バスIBUSを介して供給される8ビットのデータD0〜D7を取り込み・保持するとともに、電位選択回路VSLに供給する。一方、制御レジスタCRは、図4に示されるように、やはり8ビットからなり、中央処理装置CPUから内部バスIBUSを介して供給される出力制御信号OE及び選択制御信号SEL等を取り込み・保持するとともに、その第8ビットB7となる出力制御信号OEをPチャンネル及びNチャンネルMOSFETからなる相補スイッチSVに、また第1ビットB0となる選択制御信号SELを電位選択回路VSLにそれぞれ供給する。制御レジスタCRの第2ビットB1ないし第7ビットB6は、予約ビットである。
【0018】電位選択回路VSLは、抵抗分圧回路RDから出力される257通りの電位V0〜V256を、データレジスタDRから供給される8ビットのデータD0〜D7と制御レジスタCRにより保持される選択制御信号SELとに従って択一的に選択し、その出力電圧VSOとする。電位選択回路VSLの出力電圧VSOは、制御レジスタCRにより保持される出力制御信号OEがハイレベルとされ相補スイッチSVがオン状態とされることを条件に、D/A変換器のアナログ出力信号DAoutとして出力される。
【0019】図5には、図2のD/A変換器に含まれる抵抗分圧回路RD及び電位選択回路VSLの一実施例の回路図が示されている。同図により、この実施例のD/A変換器に含まれる抵抗分圧回路RD及び電位選択回路VSLの具体的構成及び動作ならびにその特徴について説明する。なお、同図では、抵抗分圧回路RD及び電位選択回路VSLは、そのレイアウトに対応して一体化して示される。
【0020】図5において、抵抗分圧回路RDは、前述のように、電源電圧AVCCと接地電位AVSSとの間に直列形態に設けられる256個の抵抗R0〜R255を含む。これらの抵抗は、同図から推察できるように、横つまり行方向に32個ずつ縦つまり列方向に8個ずつマトリックス状に配置され、これに対応して合計256個の相補スイッチS0〜S255がマトリックス状に配置される。相補スイッチS0〜S255の一方は、対応する抵抗R0〜R255の接地電位AVSS側の端子に結合され、その他方は、対応するカラム線C0〜C31にそれぞれ共通結合される。また、同一の行に配置される32個の相補スイッチS0〜S31ないしS224〜S255を構成するNチャンネルMOSFETのゲートには、対応するアンドゲートGR0〜GR7の出力信号がドライバD0〜D7を介してそれぞれ共通に供給され、これらの相補スイッチを構成するPチャンネルMOSFETのゲートには、対応するアンドゲートGR0〜GR7の出力信号のインバータN0〜N7による反転信号がそれぞれ共通に供給される。
【0021】アンドゲートGR0〜GR7の第1ないし第3の入力端子には、データレジスタDRからデータD5〜D7の非反転又は反転信号がそれぞれ対応する所定の組み合わせで供給される。すなわち、例えばアンドゲートGR0の第1ないし第3の入力端子には、データD5〜D7の反転信号がそれぞれ供給される。また、アンドゲートGR1の第1の入力端子には、データD5の非反転信号が供給され、その第2及び第3の入力端子には、データD6及びD7の反転信号がそれぞれ供給される。さらに、アンドゲートGR7の第1ないし第3の入力端子には、データD5〜D7の非反転信号がそれぞれ供給される。
【0022】これらのことから、アンドゲートGR0〜GR7の出力信号は、データD5〜D7が対応する所定の組み合わせとされるとき、言い換えるならばデータD5〜D7によって対応する行が指定されるとき、択一的にハイレベルとされ、これにともなって対応する行に配置される32個の相補スイッチS0〜S31ないしS224〜S255が選択的にかつ一斉にオン状態とされる。この結果、オン状態とされる32個の相補スイッチに対応する32個の抵抗R0〜R31ないしR224〜R255の接地電位AVSS側の電位つまりは抵抗分圧回路RDの出力電位V0〜V31ないしV224〜V255が選択的にかつ一斉に選択され、対応するカラム線C0〜C31にそれぞれ伝達される。
【0023】次に、カラム線C0〜C31は、対応する相補スイッチSC0〜SC31を介して電位選択回路VSLの出力端子SVOに共通結合される。相補スイッチSC0〜SC31を構成するNチャンネルMOSFETのゲートには、対応するアンドゲートGC0〜GC31の出力信号が供給され、これらの相補スイッチを構成するPチャンネルMOSFETのゲートには、対応するアンドゲートGC0〜GC31の反転信号が供給される。
【0024】この実施例の電位選択回路VSLは、さらに、抵抗分圧回路RDを構成する抵抗R255の電源電圧AVCC側の端子つまりは電源電圧AVCCとその出力端子SVOとの間に設けられる相補スイッチS256を含む。この相補スイッチS256を構成するNチャンネルMOSFETのゲートには、アンドゲートG256の出力信号が供給され、PチャンネルMOSFETのゲートには、その反転信号が供給される。アンドゲートG256の第1ないし第5の入力端子には、データD0〜D4の反転信号がそれぞれ供給され、その第6の入力端子には、アンドゲートGSRの出力信号が供給される。このアンドゲートGSRの第1の入力端子には、上記アンドゲートGR0の出力信号r0が供給され、その第2の入力端子には、制御レジスタCRから選択制御信号SELが供給される。
【0025】一方、アンドゲートGC0の第1ないし第5の入力端子には、データD0〜D4の反転信号がそれぞれ供給され、その第6の入力端子には、上記アンドゲートG256の出力信号の反転信号が供給される。また、アンドゲートGC1〜GC31の第1ないし第5の入力端子には、データD0〜D4の非反転又は反転信号が対応する所定の組み合わせで供給される。
【0026】これらのことから、アンドゲートG256の出力信号は、データD0〜D4がともにロウレベルとされかつアンドゲートGSRの出力信号がハイレベルつまりはアンドゲートGR0の出力信号と選択制御信号SELとがともにハイレベルとされるとき、言い換えるならばデータレジスタDRにより保持されるデータD0〜D7が最小値つまりはすべてロウレベルとされかつ選択制御信号SELがハイレベルとされるとき、選択的にハイレベルとされる。また、アンドゲートGC0の出力信号は、データD0〜D4がともにロウレベルとされかつ選択制御信号SELがロウレベルとされるとき選択的にハイレベルとされ、アンドゲートGC1〜GC31の出力信号は、データD0〜D4が対応する所定の組み合わせでハイレベル又はロウレベルとされるとき選択的にハイレベルとされる。
【0027】アンドゲートG256の出力信号がハイレベルとされるとき、電位選択回路VSLでは相補スイッチS256がオン状態とされ、抵抗分圧回路RDから出力される最大電位すなわち電源電圧AVCCがD/A変換器のアナログ出力信号DAoutとして選択される。一方、アンドゲートGC0の出力信号がハイレベルとされるとき、電位選択回路VSLでは、相補スイッチSC0がオン状態とされ、抵抗分圧回路RDからカラム線C0に伝達された電位V0又はV32・・・V224のうちの一つがD/A変換器のアナログ出力信号DAoutとして選択される。さらに、アンドゲートGC1〜GC31の出力信号がハイレベルとされるとき、電位選択回路VSLでは、対応する相補スイッチSC1〜SC31が択一的にオン状態とされ、対応するカラム線C1〜C31に伝達された電位V1又はV33・・・V225ないしV31又はV63・・・V255のうちの一つがD/A変換器のアナログ出力信号DAoutとして選択される。
【0028】つまり、この実施例の電位選択回路VSLでは、制御レジスタCRの所定ビットすなわち選択制御信号SELがロウレベル(第1の論理レベル)であると、最小電位を含む255通りの電位V0〜V255がデータレジスタDRにより保持されるデータD0〜D7に従って択一的に選択され、D/A変換器のアナログ出力信号DAoutとされるが、選択制御信号SELがハイレベル(第2の論理レベル)であると、データD0〜D7が最小値であることを条件に、最大電位V256すなわち電源電圧AVCCが選択され、D/A変換器のアナログ出力信号DAoutとされる。しかるに、この実施例のD/A変換器は、抵抗分圧回路RDを構成する抵抗R0〜R255ならびに対応する相補スイッチS0〜S255をマトリックス配置しそのレイアウトを簡素化しつつ、最小電位及び最大電位を含む257通りの電位を出力することが可能となる。この結果、D/A変換器の分解能を高め、D/A変換器ひいてはこれを内蔵するシングルチップマイクロコンピュータ等の高性能化を推進することができるものである。
【0029】以上の本実施例に示されるように、この発明をシングルチップマイクロコンピュータ等に内蔵されるラダー抵抗型のD/A変換器に適用することで、次のような作用効果が得られる。すなわち、(1)2のn乗個の抵抗が直列結合されてなる抵抗分圧回路を備えるラダー抵抗型のD/A変換器に、nビットのデータレジスタと、その所定ビットとして選択制御信号を保持する制御レジスタと、データレジスタにより保持されるnビットのデータと制御レジスタにより保持される選択制御信号とに従って最小電位及び最大電位を含む2のn乗+1通りの電位を択一的に伝達する電位選択回路とを設けることで、nビットのデータをもとに最小電位及び最大電位を含む2のn乗+1通りの電位を出力しうるD/A変換器を実現できるという効果が得られる。
(2)上記(1)項により、抵抗分圧回路を構成する直列抵抗ならびに対応する相補スイッチをマトリックス配置できるため、D/A変換器のレイアウトを簡素化することができるという効果が得られる。
(3)上記(1)項及び(2)項により、D/A変換器の分解能を高めつつ、D/A変換器ひいてはこれを内蔵するシングルチップマイクロコンピュータ等の高性能化を推進することができるという効果が得られる。
【0030】以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図1において、シングルチップマイクロコンピュータのブロック構成は、この実施例による制約を受けない。図2ないし図5において、抵抗分圧回路RDを構成する抵抗の数は、2のべき乗個であることを条件に任意に設定できるし、これに対応してデータレジスタDRのビット数を任意に設定することができる。
【0031】制御レジスタCRにおける出力制御信号OE及び選択制御信号SELのビット位置は任意に設定できるし、出力制御信号及び選択制御信号として独立した制御フラグを設けることもできる。また、例えばD/A変換器が10ビット分解能とされデータレジスタDRが2バイトすなわち16ビット構成とされる場合には、データレジスタDRの余分なビットを出力制御信号OE及び選択制御信号SELとして用いることもできる。この実施例では、選択制御信号SELに従って最大電位V256が選択的にアナログ出力信号DAoutとして出力されるものとしているが、選択制御信号SELがロウレベルとされるときデータD0〜D7に従って最大電位を含む電位V1〜V256を択一的に出力し、選択制御信号SELがハイレベルとされるとき最小電位V0を選択的に出力してもよい。
【0032】電位選択回路VSLの出力電圧VSOに対して各相補スイッチの直流抵抗が影響を与える場合には、例えば相補スイッチS256を直列形態とされる2個の相補スイッチに置き換え、あるいは相補スイッチS256を構成するPチャンネル及びNチャンネルMOSFETをそれぞれ直列形態とされる2個のPチャンネル及びNチャンネルMOSFETに置き換えることで、いずれの電位が選択された場合でも選択経路の抵抗値が一致するようにすればよい。
【0033】図5において、最大電位V256すなわち電源電圧AVCCの選択条件としてデータレジスタDRに保持されるデータD0〜D7が最小値であることを含めることに問題がある場合には、図6に示されるように、選択制御信号SELによって直接相補スイッチS256を制御する方法もある。この場合、アンドゲートGC0〜GC31の第6の入力端子に選択制御信号SELの反転信号を供給し、選択制御信号SELがハイレベルとされるとき、これらのアンドゲートによる電位V0〜V255の選択動作を停止する必要がある。
【0034】図2ないし図5のD/A変換器では、データレジスタDR及び制御レジスタCRに対する書き込みを同時に実行できないため、制御レジスタCRの書き換えが行われてからデータレジスタDRの書き換えが行われるまでの間に不安定な状態が生じるが、これに対処する必要がある場合には、図7に示されるように、選択制御信号SELをデータレジスタDRの書き込み制御信号WDに従って選択的に伝達状態とされるクロックドインバータCNを介してフリップフロップFSに伝達する方法が効果的となる。この場合、選択制御信号SELは、書き込み制御信号WDがハイレベルとされデータレジスタDRの書き換えが行われることで始めて有効な選択制御信号QSとなり、これによって電位選択回路VSLによる電位選択動作が常に正常に行われるものとなる。
【0035】D/A変換器は、図8に示されるように、例えば2チャンネル分の抵抗分圧回路RD0及びRD1ならびに電位選択回路VSL0及びVSL1を備えることができる。この場合、各チャンネルに対応して2個のデータレジスタDR0及びDR1と2チャンネル共通の制御レジスタCRとを設け、電位選択回路VSL0及びVSL1に対する選択制御信号SEL0及びSEL1に対応して2個のクロックドインバータCN0及びCN1ならびにフリップフロップFS0及びFS1を設ければよい。さらに、シングルチップマイクロコンピュータのブロック構成や各実施例におけるD/A変換器のブロック構成及び各制御信号の論理レベルならびに電源電圧の極性及び絶対値等、種々の実施形態を採りうる。
【0036】以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるシングルチップマイクロコンピュータに内蔵されるD/A変換器に適用した場合について説明したが、それに限定されるものではなく、例えばD/A変換器として単体で形成されるものや同様なD/A変換器を含む各種のディジタル集積回路装置等にも適用できる。この発明は、少なくともラダー抵抗型のD/A変換器ならびにこれを内蔵する半導体装置に広く適用できる。
【0037】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、2のn乗個の抵抗が直列結合されてなる抵抗分圧回路を備えるラダー抵抗型のD/A変換器に、nビットのデータレジスタと、その所定ビットとして選択制御信号を保持する制御レジスタと、データレジスタにより保持されるnビットのデータと制御レジスタにより保持される選択制御信号とに従って最小電位及び最大電位を含む2のn乗+1通りの電位を択一的に伝達する電位選択回路とを設けることで、nビットのデータをもとに最小電位及び最大電位を含む2のn乗+1通りの電位を出力しうるD/A変換器を実現できる。この結果、直列抵抗等をマトリックス配置しそのレイアウトを簡素化しつつ、D/A変換器の分解能を高め、D/A変換器ひいてはこれを内蔵するシングルチップマイクロコンピュータ等の高性能化を推進できる。




 

 


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