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発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−29830
公開日 平成6年(1994)2月4日
出願番号 特願平5−61579
出願日 昭和57年(1982)7月12日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 増田 郁朗 / 加藤 和男 / 笹山 隆生 / 西尾 洋二 / 久保木 茂雄 / 岩村 将弘
要約 目的
CMOS駆動段とバイポーラ出力段の2段の最小構成で、ラッチ回路を実現することにある。

構成
Bi−CMOSインバータ回路の入力端子と論理信号を出力する少なくとも1つのCMOS論理回路とが接続される入力部に、Bi−CMOSインバータ回路の出力端子からの信号を帰還させることを特徴とする。
特許請求の範囲
【請求項1】コレクタとベースとエミッタとを有し、コレクタが第1の電源端子に接続され、エミッタが出力端子に接続されている第1のバイポーラトランジスタと、コレクタとベースとエミッタとを有し、コレクタが上記出力端子に接続され、エミッタが第2の電源端子に接続されている第2のバイポーラトランジスタと、少なくとも一つの入力端子に印加される入力信号に応答して、上記第1の電源端子から上記第1のバイポーラトランジスタのベースへの電流路を形成する少なくとも一つの他方導電型電界効果トランジスタと、上記入力端子に印加される上記入力信号に応答して、上記出力端子から上記第2のバイポーラトランジスタのベースへの電流路を形成する少なくとも一つの一方導電型電界効果トランジスタと、上記第1のバイポーラトランジスタのベースに接続され、上記第1のバイポーラトランジスタのベースから蓄積電荷を引き抜く第1の電荷引抜素子と、上記第2のバイポーラトランジスタのベースに接続され、上記第2のバイポーラトランクジスタのベースから蓄積電荷を引き抜く第2の電荷引抜素子と、上記入力端子と論理信号を出力する少なくとも1つのCMOS論理回路とからなる信号入力部に、上記出力端子からの信号を帰還させることを特徴とする半導体集積回路装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に係り、特に、CMOSトランジスタ及びバイポーラトランジスタからなる高速で低消費電力の半導体集積回路装置に関する。
【0002】
【従来の技術】従来のCMOSトランジスタのみを使用した論理回路を図1に示す。ここでは2入力NANDについて示す。
【0003】この2入力NAND回路は2つの並列接続されたPMOSトランジスタ200,201と2つの直列接続されたNMOSトランジスタ202,203とから構成される。入力204と205が共に“1”レベルであるとNMOSトランジスタ202,203がオン状態になり、PMOSトランジスタ200,201はオフ状態になる。したがって出力206は“0”レベルとなる。入力204あるいは205のどちらか一方が“0”レベルであるとPMOSトランジスタ201あるいは、200のどちらか一方がオン状態になり、NMOSトランジスタ202あるいは203のどちらか一方がオフ状態になる。したがって出力206は“1”レベルとなる。この動作で判るように入力レベルが“1”か“0”レベルに決まると電源207から設置までに導電パスを作ることはない。故にCMOS回路は低消費電力という特徴を有している。しかしMOSトランジスタの伝達コンダクタンスがバイポーラトランジスタに比して小さいため、負荷容量が大きいとその充放電に時間がかかり、スピードが遅くなる欠点があった。
【0004】図2は従来のバイポーラトランジスタのみによる2入力NAND回路を示す。この2入力NAND回路はマルチエミッタのNPNトランジスタ(以後NPNと略す)300,NPN301,302,303、ダイオード304、それに抵抗305,306,307,308から構成される。入力309,310が共に“1”レベルの時、NPN300のベース,エミッタ接合は逆バイアスされるので、抵抗305に流れるベース電流はNPN301のベース電流となる。したがってNPN301はオンとなり、抵抗307の非設置側端子電位が上昇しNPN303はオンとなるので出力311は“0”レベルとなる。なお、この時、抵抗306の電源312と反対側の端子電位が低下するのでNPN302はオフとなる。一方、入力309,310のうちどちらかが“0”レベルの時はNPN300のベース,エミッタ接合に順バイアスされ、抵抗305を流れるベース電流は大部分入力309または310に流れ込むのでNPN300は飽和状態となる。したがってNPN301のベースへは入力309または310の“0”レベルがほぼそのまま伝達され、NPN301はオフとなるので、NPN303がオフとなる。一方抵抗306の電源312と反対側の端子の電位が上昇するのでNPN302がオンになり、NPN302のエミッタ電流が負荷を充電し、出力311は“1”レベルとなる。
【0005】この様なバイポーラトランジスタ回路では、大きな電流を低インビーダンス回路に流し込んだり、流し出したりするので消費電力が大きい欠点がある。集積度に関してもバイポーラトランジスタ回路はCMOS回路に比べてかなり劣る。一方スピードは高い伝達コンダクタンス特性のため速いという特徴を有している。
【0006】
【発明が解決しようとする課題】以上述べてきたCMOS回路、バイポーラ回路の欠点を補うために、図3に示すようなインバータ回路が知られている。このインバータはPMOS50,NMOS51,NPN53,PNPトランジスタ(以下PNPと略す)54から成る。入力55が“0”レベルの時、PMOS50はオンとなりNMOS51はオフとなる。したがってNPN53とPNP54のベース電位が上昇し、NPN53はオンとなりPNP54はオフとなり、出力56は“1”レベルとなる。入力56が“1”レベルの時、PMOS50 はオフとなりNMOS51はオンとなる。したがってNPN53とPNP54のベース電位が低下し、NPN53はオフとなりPNP54はオンとなり、出力56は“0”レベルとなる。
【0007】しかし、バイポーラトランジスタの1つにPNP54を用いているため、出力信号56の立下りが遅くなるという欠点があった。これは、PNPはNPNよりも、電流増幅率等の性能が落ちるためである。
【0008】また、IEEE Trans Electron,Devices Vol.ED−16,No.11,Nov1969,p945〜951のFig.8には、図10図に示す様なインバータ回路が記載されている。
【0009】このインバータ回路は、PMOSトランジスタ401,NMOSトランジスタ402,第1のNPNトランジスタ501,第2のNPNトランジスタ502から構成される。
【0010】このインバータ回路では第1及び第2のNPN501,502 がオフになるとき、ベースに蓄積した寄生電荷を強制的に抜取る手段がないため該NPN501,502 がオフに切換わる時間が長くなる。そのため第1,第2のNPN501,502がともにオンとなる状態が長く続き、消費電力が増加するだけでなくスイッチング時間も遅くなる。
【0011】さらに、上記文献のFig.10には、図11に示す様なインバータ回路が記載されている。図11のインバータ回路に、NMOSトランジスタ403及びPMOSトランジスタ404を設けた構成となっている。NMOS403 は第1のNPN501がオンからオフになるとき、ベースに蓄積した寄生電荷を強制的に抜取る手段であり、PMOS404 は第2のNPN502がオンからオフになるとき、ベースに蓄積した寄生電荷を強制的に抜き取る手段であり、これらによって図10のインバータ回路には、若干、高速性が得られるが、NMOS403とPMOS404のゲートが共に入力INに接続されるので入力容量が大きくなり、回路の高速性が得られないという問題がある。また、PMOSトランジスタ404は、入力レベルが“0”でオン状態になるが、このときPMOS404 のゲート・ソース間の電位は、第2のNPN502の1VBE(例えば、Siの場合は約0.7V )のみであるので、PMOS404 のドレイン電流IDは殆んど流れず、第2のNPN502のベースに蓄積した寄生電荷は、放電されず、回路の高速性が得られないという問題点も有する。
【0012】また、米国特許第4,301,383 号には、第12図に示す様なバッファ回路が記載されている。PMOS601,603,605,NMOS602,604,NPN701,702で構成される回路であるが、PMOS601,NMOS602で構成される第1のインバータ回路の後段に、PMOS603,NMOS604で構成される第2のインバータ回路があり、NPN702は2段のインバータ回路を介して駆動されることになり、遅延が生じて、回路全体としての高速性が得られないという問題点を有する。
【0013】本発明の目的は、以上述べてきたCMOS回路,バイポーラトランジスタ回路の欠点を補い、電界効果トランジスタ及びバイポーラトランジスタからなる高速で低消費電力の半導体集積回路装置を提供するにある。
【0014】
【課題を解決するための手段】本発明は、CMOS回路の低消費電力特性及びバイポーラ回路の高スピード特性に着目し、両ゲートを組合せた複合回路により高速で低消費電力の回路を得ようとするものである。
【0015】上記目的を達成するために、本発明の特徴は、コレクタとベースとエミッタとを有し、コレクタが第1の電源端子に接続され、エミッタが出力端子に接続されている第1のバイポーラトランジスタと、コレクタとベースとエミッタとを有し、コレクタが上記出力端子に接続され、エミッタが第2の電源端子に接続されている第2のバイポーラトランジスタと、少なくとも一つの入力端子に印加される入力信号に応答して、上記第1の電源端子から上記第1のバイポーラトランジスタのベースへの電流路を形成する少なくとも1つの他方導電型電界効果トランジスタと、上記入力端子に印加される上記入力信号に応答して、上記出力端子から上記第2のバイポーラトランジスタのベースへの電流路を形成する少なくとも一方導電型電界効果トランジスタと、上記第1のバイポーラトランジスタのベースに接続され、上記第1のバイポーラトランジスタのベースから蓄積電荷を引き抜く第1の電荷引き抜き素子と、上記第2のバイポーラトランジスタのベースに接続され、上記第2のバイポーラトランジスタのベースから蓄積電荷を引き抜く第2の電荷引抜素子と、上記入力端子と論理信号を出力する少なくとも1つのCMOS論理回路とからなる信号入力部に、上記出力端子からの信号を帰還させることを特徴とする。
【0016】
【作用】TTLゲートで行われているような2個のNPNトランジスタを電源端子と接地端子間に直列接続したいわゆるトーテムポール型出力段とCMOS回路からなる論理回路,バイポーラトランジスタを駆動する回路から成り、該駆動回路の相補出力を該出力段のバイポーラトランジスタのベースに供給することにより、高入力インビーダンス,低出力インビーダンス回路を実現する。この場合、MOSトランジスタとNPNトランジスタはダーリントン接続され、大きな伝達コンダクタンスを得ることができる。
【0017】
【実施例】以下、本発明を詳細に説明する。
【0018】図4は、トーテムポール出力形インバータ回路を示す。
【0019】図4に於いて、14は、コレクタが電源端子1に、エミッタが出力端子17に接続される第1のNPNバイポーラトランジスタ(以下単に第1のNPNと称す)、15は、コレクタが出力端子17に、エミッタが設置電位GNDである固定電位端子に接続される第2のNPNのバイポーラトランジスタ(以下単に第2のNPNと称す)、10は、ゲートが入力端子16に、ソース及びドレインがそれぞれ第1のNPNのコレクタとベースとに接続されるP型絶縁ゲート電界効果トランジスタ(以下単にPMOSと称す)、11はゲートが入力端子16に、ドレイン及びソースが第2のNPNのコレクタとベースとに接続されるN型絶縁ゲート電界効果トランジスタ(以下単にNMOSと称す)、12及び13は、第1,第2のNPNのベースとエミッタとの間に設けられる抵抗である。
【0020】表1は本回路の論理動作を示すものである。
【0021】
【表1】

【0022】入力16が“0”レベルの時、PMOS10がオンとなりNMOS11がオフとなる。したがって第1のNPN14のベース電位が上昇し、第1のNPN14はオンとなる。このとき、NMOS11がオフとなるので第2のNPNのベース15への電流の供給が止るとともに、第2のNPN15のベース及びNMOS11に蓄積された蓄積電荷が抵抗13を介して設置電位GNDへ抜取られるので、第2のNPN15は急速にオフになる。
【0023】したがって、第1のNPN14のエミッタ電流は図示しない容量性負荷を充電し、出力17は急速に“1”レベルとなる。
【0024】入力16が“1”レベルの時、PMOS10がオフとなりNMOS11がオンとなる。このとき、PMOS10がオフとなるので第1のNPN14のベースへの電流の供給が止まるとともに、第1のNPN14のベースB及びPMOS10に蓄積された蓄積電荷が抵抗12,NMOS11,NPN15 ,抵抗13を介して設置電位GNDへ抜取られるので、第1のNPN14は急速にオフになる。また、NMOS11がオンとなり、ドレインとソースとの間が短縮されるので、第2のNPN15のベースには出力17からの電流と、前述した様な第1のNPN14のベース及びPMOS10に蓄積された蓄積電荷の電流とが共に供給され、第2のNPN15は急速にオンとなる。したがって、出力17は急速に“0”レベルとなる。
【0025】ここで、抵抗12の働きについて更に述べる。前述した様に抵抗12は、PMOS10及び第1のNPN14がオンからオフに切換るとき、PMOS10及び第1のNPN14のベースに蓄積された蓄積電荷を抜取り、第1のNPN14を急速にオフさせる働きと、この抜取った電荷をオンとなったNMOS11を介して第2のNPNのベースに供給して、第2のNPNを急速にオンさせる働きとをもつ。
【0026】さらに、抵抗12がPMOS10のドレインとNMOS11のドレインとの間に設けられているので、電源端子1と設置電位GNDとの間に導電パスが生じることなく、低消費電力が達成できる。つまり、仮に抵抗12がPMOS10のドレインとGNDとを接続する様に設けられた場合、入力16が“0”レベルのとき、電源端子1とGNDとの間に導電パスが生じ、常に電流が流れ、消費電力が大きくなるが本実施例では導電パスが生じない。
【0027】また、本回路に於いては、抵抗12が出力端子17にも接続されていることによって、入力16が“0”レベルのとき、PMOS10と抵抗12とを介して、出力17の電位を電源端子1の電位まで上昇させることができ、出力のフル振幅化が図れノイズマージンを十分確保できる。
【0028】次に抵抗13の働きについて更に述べる。前述した様に、抵抗13はNMOS11及び第2のNPN15がオンからオフに切換るとき、NMOS11及び第2のNPN15のベースに蓄積された蓄積電荷を抜取り、第2のNPN15を急速にオフさせる働きを持つ。更に本回路に於いては、入力16が“1”レベルのとき抵抗13とNMOS11とを介して、出力17を“0”レベルまで下降させることができ、出力のフル振幅化が図れ、ノイズマージンを十分確保できる。
【0029】また、本回路に於いては、バイポーラトランジスタはNPNトランジスタのみを使用するので、スイッチング特性を一致させやすい。
【0030】また、本回路によれば、電流増幅率が低いPNPトランジスタを使用していないので、出力信号の立下りが遅くなることはなくなり、高速動作可能である。
【0031】図5は、2入力NAND回路である。
【0032】図5に於いて、26は、コレクタが電源端子1に、エミッタが出力端子29に接続される第1のNPN,27は、コレクタが出力端子29に、エミッタが接続電位GNDである固定電位端子に接続される第2のNPN,28は2個の入力端子、20及び21は、各ゲートがそれぞれ異なる入力端子28に、各ソース及び各ドレインが、第1のNPN26のコレクタとベースとの間に並列にそれぞれ接続されるPMOS、22及び23は、各ゲートがそれぞれ異なる入力端子28に、各ドレイン及び各ソースが第2のNPN27のコレクタとベースとの間に直列にそれぞれ接続されるNMOS、24はPMOS20,21のドレイン、第1のNPN26のベースとNMOS22のドレイン、出力端子とを接続する抵抗、25は第2のNPN27のベースとエミッタとを接続する抵抗である。表2は本回路の論理動作を示すものである。
【0033】
【表2】

【0034】まず入力28のどちらかが“0”レベルの時、PMOS20,21のどちらかがオンとなり、NMOS22,23のどちらかがオフとなる。したがって第1のNPN26のベース電位が上昇し、第1のNPN26はオンとなる。このとき、NMOS22,23のうちどちらかがオフとなるので第2のNPN27のベースへの電流の供給が止るとともに、第2のNPN27のベース及びNMOS22,23に蓄積された蓄積電荷が抜取られるので、第2のNPN27は急速にオフになる。
【0035】したがって、第1のNPN26のエミッタ電流は図示しない容量性負荷を充電し出力29は、急速に“1”レベルとなる。
【0036】入力28の両方が“0”レベルの時、PMOS20,21の両方がオンとなり、NMOS22,23の両方がオフとなる。したがって動作は上記と同じで出力29は“1”となる。
【0037】一方入力28の両方が“1”レベルの時、PMOS20,21の両方がオフとなり、NMOS22,23の両方がオンとなる。このとき、PMOS20,21が共にオフとなるので第1のPNP26のベースへ電流の供給が止まるとともに、第1のNPN26のベース及びPMOS20,21に蓄積された蓄積電荷が抜取られるので、第1のNPN26は急速にオフになる。また、NMOS22,23がオンとなり、ドレインとソースとの間が短絡されるので、第2のNPN27のベースには出力29からの電流と、前述した様な第1のNPN26のベース及びPMOS20,21に蓄積された蓄積電荷の電流とが共に供給され第2のNPN27は急速にオンとなる。したがって、出力29は急速に“0”レベルとなる。
【0038】尚、本回路では2入力NAND回路を例にとって説明したが、3入力NAND、4入力NAND等の一般のk入力NAND回路(k≧2)も構成できる。
【0039】また、2入力NOR回路,3入力NOR,4入力NOR等の一般のk入力NOR回路(k≧2)も構成できる。
【0040】(実施例1)図6は本発明の第1の実施例を示す図である。出力部に図4で示したインバータ回路を使用したラッチを示す。
【0041】図7に於いて、42はラッチパルス401の反転を作るCMOSインバータ、40はデータ入力400を伝達するトランスファゲート、43は記憶部を構成するCMOSインバータ、41はトランスファゲートであり、図4と同一符号は同一物及び相当物を示す。
【0042】データ入力400をラッチする際にはラッチパルス401を“1”にする。するとトランスファゲート40は、オンとなりトランスファゲート41はオフとなりデータが書込まれる。その後ラッチパルス401を“0”にするとトランスファゲート40はオフとなり、トランスファゲート41はオンとなる。したがって、インバータ43,トーテムポール出力形インバータ及びトランスファゲート41でデータを保持する。
【0043】本実施例によればCMOS駆動段とバイポーラ出力段2段の最小構成のラッチ回路が実現でき、バッファ回路を用いずに高速,低消費電力及び高集積のLSI化が可能となる。
【0044】本実施例のBiCMOS複合回路としては、図4の回路を使用したが後に述べる図7,図8,図9の様なBiCMOS複合回路を用いることもできる。以下、これらの回路について説明する。
【0045】図7はインバータ回路である。
【0046】本回路は図4に示す回路に於ける抵抗12を第2のN型絶縁ゲート電界効果トランジスタ(以下単に第2のNMOSと称す、尚以後NMOS11を第1のNMOSと称す)90に置き換えた回路である。第2のNMOS90のゲートは入力端子16に、ドレイン及びソースはそれぞれPMOS10のドレイン、第2のNPN15のベースとに接続される。図4と同一符号は同一物及び相当物を示す。図4とほぼ同じ動作である。
【0047】図4と異なる点は第1のNPN14がオフになる時、即ち、入力16が“1”レベルの時、第2のNMOS90がオンになり、第1のNPN14及びPMOS10の蓄積電荷を引き抜く点である。図4では抵抗12がこの働きをしているが、本回路では第2のNMOS90のソースを第2のNPN15のベースに接続することにより、さらにベース電流を増加させて第2のNPN15がオフからオンになるのを速めている。
【0048】更に、図4の回路に於いては、PMOS10がオフからオンに切換るとき、抵抗12にも電流が流れ、分流して、第1のNPN14のベース電位の上昇が遅れ、第1のNPN14がオフからオンへの切換えが、若干遅れるが、本回路に於いては、PMOS10がオフからオンに切換るとき、第2のNMOS90はオンからオフになり、第2のNMOSのドレインとソースとの間には電流が流れず分流しないので、第1のNPN14のベース電位が図4より速く上昇し、第1のNPN14がオフからオンになるのをより速くすることができる。
【0049】本回路をラッチに用いれば、抵抗12を第2のNMOS90で置換したことによって集積度の向上と高速化が図れ、さらに、第2のNMOS90のソースを第2のNPN15 のベースに接続することにより、より高速化が達成できる。
【0050】図8はインバータ回路である。
【0051】本回路は図7に示す回路に於ける抵抗13を第2のP型電界効果トランジスタであるP型チャンネル接合電界効果トランジスタ(以下PJEFTと略す)100に置換した例である。PJFET100のゲートは入力端子16にソース及びドレインはそれぞれ第2のNPNのベースとエミッタとに接続される。
【0052】図8に於いて、図4及び図7と同一符号は同一物及び相当物を示す。
【0053】図7の回路と異なる点は第2のNPN15がオンからオフになるとき、第2のNPN15がオンからオフになる時、即ち入力16が“1”から“0”レベルになる時、第2のNPN15の蓄積電荷を引き抜く時にはPJFET100のオン抵抗が小さくなり、第2のNPN15を速くオフにする。また、入力16が“0”から“1”レベルになる時にはPJFET100がオンからオフになり、第2のNPN15へのベース供給電流が分流されないので第2のNPN15が速くオンからオフになる。
【0054】回路をラッチに用いれば、更に高速化の効果がある。
【0055】図9はインバータ回路である。
【0056】本回路は図7に示す回路に於ける抵抗13を第3のN型絶縁ゲート電界効果トランジスタ(以下単に第3のNMOSと称す)110に置換した例であり、図4及び図7と同一符号は同一物及び相当物を示す。第3のNMOS110 のゲートは第1のNPN14のベースに、ドレイン及びソースはそれぞれ第2のNPN15のベースとエミッタとに接続される。
【0057】図7の回路と異なる点は第2のNPN15がオンからオフになる時、即ち入力16が“1”から“0”レベルの時、第2のNPN15及び第1のNMOS11の蓄積電荷を第3のNMOS110 を介して抜き取る点である。入力16が“0”レベルの時には第1のNPN14の高いベース電位が第3のNMOS110 のゲートに加わりこのベース信号に応答して第3のNMOS110がオンとなり、NMOS110のドレイン・ソース間の電流が流れ、第2のNPN15のベース・エミッタ間を短絡し、蓄積電荷をより高速に抜き取る。
【0058】本回路をラッチに用いれば、抵抗を使用しないので、さらに、高集積化ができる効果がある。
【0059】また、図11の従来例と異なり、NMOS110のゲートが入力に接続されていないので、入力容量が小さくなり、回路の高速化が図れる。
【0060】図7,図8,図9では図4の変形例としてインバータ回路について説明したが、図5等の多入力NAND多入力NOR回路や図6のラッチ回路等への適用も可能である。
【0061】
【発明の効果】以上述べた様に本発明によれば、バイポーラトランジスタの高駆動能力と電界効果トランジスタの低消費電力特性を兼ね備えた回路を最小段数で構成し、高速,低消費電力の半導体集積回路装置を得ることができる。




 

 


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