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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−29538
公開日 平成6年(1994)2月4日
出願番号 特願平4−180642
出願日 平成4年(1992)7月8日
代理人 【弁理士】
【氏名又は名称】秋田 収喜
発明者 飯島 哲郎 / 石坂 勝男
要約 目的
ゲート配線10Bをレイアウト上で工夫することにより、半導体基板(半導体チップ1)の周辺領域の増大を抑える。

構成
半導体基板(半導体チップ1)の中央領域20の主面にこの半導体基板をドレイン領域とする縦型MISFETが配置され、前記半導体基板の中央領域20の周囲を囲む周辺領域21の主面にこの周辺領域に沿って第2導電型の半導体領域3が配置され、前記縦型MISFETのゲート電極6にゲート配線10Bを接続する第1コンタクト部9b、前記MISFETのソース領域に接続されるソース配線10Aと同電位の配線10Cを前記第2導電型の半導体領域3に接続する第2コンタクト部9cの夫々が前記半導体基板の周辺領域21に配置される半導体装置において、前記第1コンタクト部9b、第2コンタクト部9cの夫々が前記ゲート配線10Bの延在方向に沿って交互に配置される。
特許請求の範囲
【請求項1】 第1導電型の半導体基板の中央領域の主面にこの半導体基板をドレイン領域とする縦型MISFETが配置され、前記半導体基板の中央領域の周囲を囲む周辺領域の主面にこの周辺領域に沿って第2導電型の半導体領域が配置され、前記縦型MISFETのゲート電極にゲート配線を接続する第1コンタクト部、前記MISFETのソース領域に接続されるソース配線と同電位の配線を前記第2導電型の半導体領域に接続する第2コンタクト部の夫々が前記半導体基板の周辺領域に配置される半導体装置において、前記第1コンタクト部、第2コンタクト部の夫々が前記ゲート配線の延在方向に沿って交互に配置されることを特徴とする半導体装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体装置に関し、特に、縦型MISFETを塔載する単体構造の半導体装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】縦型MOSFETを塔載する単体構造の半導体装置(パワーMOSFET)は、チップサイズの大型化に伴い、MOSFETのゲート電極に接続されるゲート配線を半導体チップの中央領域に配置すると共に、半導体チップの中央領域の周囲を囲む周辺領域にもゲート配線を配置している。これは、MOSFETのゲート抵抗を低減するため、半導体チップの周辺領域においてゲート電極にゲート配線を接続(コンタクト)するためである。
【0003】なお、前記半導体装置については、例えば1987年、インターナショナル・レクチファイア(International Rectifier)発行のインターナショナル・レクチファイア・アプリケーション・ノート(International Rectifier Application Note)に記載されている。
【0004】
【発明が解決しようとする課題】本発明者は、前述の縦型MOSFETを塔載する単体構造の半導体装置(パワーMOSFET)について検討した結果、次の問題点を見出した。
【0005】前記半導体装置は、半導体チップの中央領域に複数個の縦型MOSFETが行列状に規則的に配置され、電気的に並列に接続されており、これを限られたチップ面積内にいかに数多く配置するかがオン抵抗低減の設計ポイントとなる。したがって、半導体チップ上の非活性領域(MOSFETが配列できない領域)をできるだけ小さくするため、レイアウト上の工夫が必要となる。
【0006】半導体チップの周辺領域は、ガードリング部やフィールドリミティング部等、素子の耐圧を確保するための接合が通常形成されており、非活性領域の一つである。この半導体チップの周辺領域にゲート電極とコンタクトをとるゲート配線が配置された場合、ゲート電極とコンタクトをとるための接続領域が周辺領域の一部として取り込まれるため、周辺長が長くなり半導体チップの周辺領域(非活性領域)が増大し、オン抵抗設計に不利となる。
【0007】本発明の目的は、縦型MISFETを塔載する単体構造の半導体装置において、ゲート配線をレイアウト上で工夫することにより、半導体チップの周辺領域(非活性領域)の増大を抑えることが可能な技術を提供することにある。
【0008】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0009】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0010】第1導電型の半導体基板の中央領域の主面にこの半導体基板をドレイン領域とする縦型MISFETが配置され、前記半導体基板の中央領域の周囲を囲む周辺領域の主面にこの周辺領域に沿って第2導電型の半導体領域が配置され、前記縦型MISFETのゲート電極にゲート配線を接続する第1コンタクト部、前記MISFETのソース領域に接続されるソース配線と同電位の配線を前記第2導電型の半導体領域に接続する第2コンタクト部の夫々が前記半導体基板の周辺領域に配置される半導体装置において、前記第1コンタクト部、第2コンタクト部の夫々を前記ゲート配線の延在方向に沿って交互に配置する。
【0011】
【作用】上述した手段によれば、第1コンタクト部、第2コンタクト部の夫々を交互に配置することにより、第1コンタクト部、第2コンタクト部の夫々の占有面積が相殺され、第1コンタクト部、第2コンタクト部の夫々を並列に配置した場合に比べて半導体基板の周辺領域の占有面積を低減できるので、半導体基板の周辺領域の増大を抑えることができる。
【0012】
【実施例】以下、本発明の実施例を図面を参照して詳細に説明する。
【0013】なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0014】図1は、本発明の一実施例である縦型MISFET(パワートランジスタ)を塔載する単体構造の半導体装置の概略構成を示すチップレイアウト図、図2は、図1に示す一点鎖線で囲まれた領域1Aの拡大平面図、図3は、図2に示すA−A切断線で切った要部断面図、図4は、図2に示すB−B切断線で切った要部断面図である。
【0015】図1に示すように、本発明の一実施例である縦型MISFETを塔載する単体構造の半導体装置は、平面形状が方形状に形成された半導体チップ1で構成される。
【0016】前記半導体チップ1の中央領域(有効領域又は活性領域)20には、複数個の縦型MISFET(パワートランジスタ)が配置される。この複数個の縦型MISFETは、行列状に規則的に配置され、電気的に並列に接続される。半導体チップ1の中央領域20の周囲には周辺領域21が配置される。この周辺領域21は、縦型MISFETが配列される領域の周囲を取り囲み、平面形状がリング形状で構成される。
【0017】前記半導体チップ1は、基本的に単層配線構造(単層アルミニウム配線構造)で構成される。半導体チップ1の中央領域20には、その大半の領域にソース配線10Aが構成され、その一部の領域にゲート配線10Bが構成される。また、半導体チップ1の周辺領域21には、その大半の領域に前記ソース配線10Aと同電位の配線(ソースフィールドプレート)10Cが構成され、その一部の領域にゲート配線10Bが構成される。つまり、本実施例の半導体装置は、ゲート抵抗を低減する目的として、ゲート配線10Bを半導体チップ1の周辺領域21にも配置している。
【0018】前記半導体チップ1は、図2、図3及び図4に示すように、例えば単結晶珪素からなるn+型半導体基板11の主面上にn型エピタキシャル層12が形成された半導体基板を主体にして構成される。
【0019】前記半導体基板の中央領域即ち半導体チップ1の中央領域20において、n型エピタキシャル層12の主面には、縦型MISFETが構成される。この縦型MISFETは、フィールド絶縁膜4で周囲を囲まれたn型エピタキシャル層12の活性領域の主面に構成される。つまり、縦型MISFETは、チャネル形成領域、ソース領域、ドレイン領域、ゲート絶縁膜5及びゲート電極6等で構成される。チャネル形成領域は、n型エピタキシャル層12の主面に形成されたp型半導体領域8で構成される。このp型半導体領域8には、ソース配線10Aとのオーミック接続を目的として、p型半導体領域2が一体に構成される。ソース領域は、p型半導体領域8の主面に形成されたn+型半導体領域7で構成される。ドレイン領域は、半導体基板(n+型半導体基板11及びn型エピタキシャル層12)で構成される。ゲート絶縁膜5は例えば熱酸化法で形成された酸化珪素膜で形成される。ゲート電極6は例えば多結晶珪素膜で形成される。フィールド絶縁膜4は例えば選択酸化法で形成された酸化珪素膜で形成される。
【0020】前記縦型MISFETのチャネル形成領域であるp型半導体領域8(及び2)、ソース領域であるn+型半導体領域7の夫々にはソース配線10Aが接続される。ソース配線10Aは、半導体基板の中央領域20において、層間絶縁膜9上に延在し、この層間絶縁膜9に形成された接続孔(コンタクト部)9aを通してp型半導体領域8、n+型半導体領域7の夫々に接続される。層間絶縁膜9は例えばPSG膜で形成される。
【0021】前記半導体基板の周辺領域即ち半導体チップ1の周辺領域21において、n型エピタキシャル層12の主面にはp型半導体領域3が構成される。このp型半導体領域3は、n型エピタキシャル層12とpn接合即ちダイオート接合を形成する。p型半導体領域3は、半導体基板の周辺領域21に沿って形成され、縦型MISFETが形成された領域(半導体基板の中央領域20)の周囲を囲んでいる。p型半導体領域3は、p型半導体領域2と同一製造工程で形成される。
【0022】前記n型エピタキシャル層12とダイオード接合を形成するp型半導体領域3には、前記ソース配線10Aと電気的に接続された配線10Cが接続される。この配線10Cは、半導体基板の周辺領域21において、層間絶縁膜9上に延在し、この層間絶縁膜9に形成された接続孔(第2コンタクト部)9cを通してp型半導体領域3に接続される。つまり、p型半導体領域3には、ソース領域であるn+型半導体領域7と同電位の電圧が印加される。
【0023】前記縦型MISFETのゲート電極6にはゲート配線10Bが接続される。このゲート配線10Bは、半導体基板の中央領域20及び周辺領域21において、層間絶縁膜9上に延在し、この層間絶縁膜9に形成された接続孔(第1コンタクト部)10bを通してゲート電極6に接続される。
【0024】前記ソース配線10A上、ゲート配線10B上及び配線10C上を含む半導体基板の全面には最終保護膜(図示せず)が形成される。最終保護膜は例えばポリイミド系樹脂膜で形成される。
【0025】前記ゲート電極10Bのうち、半導体基板の周辺領域21に延在するゲート配線10Bをゲート電極6に接続する接続孔(第1コンタクト部)9bは、ゲート配線10Bの延在方向に沿って複数個設けられている。また、前記p型半導体領域3に配線10Cを接続する接続孔(第2コンタクト部)9cは、配線10Cの延在方向に沿って複数個設けられている。これらの接続孔9b、接続孔9cの夫々は、ゲート配線10Bの延在方向に沿って交互に配置されている。このように、半導体基板の周辺領域に設けられた接続孔9b、接続孔9cの夫々をゲート配線10Bの延在する方向に沿って交互に配置することにより、接続孔9b、接続孔9cの夫々の占有面積が相殺されるので、接続孔9b、接続孔9cの夫々を並列に配置する場合に比ベて、同一マスクルールにおいて20〜25μm程度の周辺長を短くすることができる。つまり、周辺長が150μmの素子でチップサイズが5.0mm×5.0mmの場合、中央領域20を1.7%程度大きくすることができる。これは、そのままオン抵抗を1.7%低減できることであり、性能向上を意味する。また、オン抵抗を一定とすれば、半導体基板の中央領域20の面積を1.7%低減することと等価であり、半導体チップ1の縮小に寄生できる。この結果、半導体チップ(半導体基板)1の周辺領域21の増大を抑えることができる。
【0026】以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0027】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0028】縦型MISFETを塔載する単体構造の半導体装置において、半導体チップ(半導体基板)の周辺領域の増大を抑えることができる。




 

 


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