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発明の名称 半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−29499
公開日 平成6年(1994)2月4日
出願番号 特願平4−205918
出願日 平成4年(1992)7月9日
代理人 【弁理士】
【氏名又は名称】徳若 光政
発明者 志波 和佳
要約 目的
一括消去の対象となるブロックの細分化を図り、ブロック内におけるメモリセルの消去特性のバラツキを抑制する。これにより、フラッシュメモリの消去・書き換えに要する時間を短縮し、フラッシュメモリを内蔵するマイクロコンピュータ等のシステム柔軟性及び信頼性を高める。

構成
フラッシュメモリ等のブロック分割を、所定数のワード線に結合されるメモリセルを短縮として言わば横方向に行うとともに、その最小単位を、1本のワード線に結合されるメモリセルとする。これにより、フラッシュメモリの一括消去の対象となるブロックをワード線単位に細分化できるとともに、メモリセルのソース領域となる拡散層のブロック内での共有をなくし、ブロック内におけるメモリセルの消去特性のバラツキを抑制することができる。
特許請求の範囲
【請求項1】 直交して配置されるワード線及びビット線ならびにこれらのワード線及びビット線の交点に格子状に配置されかつその所定数を単位とするブロックごとに電気的に消去可能な不揮発性のメモリセルを含むメモリアレイを具備し、上記ブロックのそれぞれが所定数のワード線に結合されるメモリセルを単位として構成されることを特徴とする半導体記憶装置。
【請求項2】 上記ブロックは、それぞれが異なる数のワード線に結合されるメモリセルを単位として構成される複数種類のブロックを含むものであることを特徴とする請求項1の半導体記憶装置。
【請求項3】 上記複数種類のブロックのうち最小のものは、1本のワード線に結合されるメモリセルを単位として構成されるものであることを特徴とする請求項1又は請求項2の半導体記憶装置。
【請求項4】 上記半導体記憶装置は、ワード線と平行して配置されかつ対応するブロックを構成する所定数のメモリセルのソース領域となる拡散層が複数のコンタクトを介して結合される金属配線層を具備するものであることを特徴とする請求項1,請求項2又は請求項3の半導体記憶装置。
発明の詳細な説明
【0001】
【産業上の利用分野】この発明は半導体記憶装置に関し、例えば、マイクロコンピュータ等に内蔵されるフラッシュメモリに利用して特に有効な技術に関するものである。
【0002】
【従来の技術】記憶データを紫外線により消去し電気的に書き込みうるEPROM(UV Erasable and Programmable Read Only Memory)がある。また、記憶データを電気的に消去しかつ書き込みうるEEPROM(Electrically Erasable and Programmable Read Only Memory)がある。さらに、EPROMと同様にそのゲート酸化膜がトンネル酸化膜からなるメモリセルを基本に構成され、しかも記憶データを所定のブロックごとに一括して消去しうるいわゆるフラッシュメモリ(フラッシュEEPROM)がある。
【0003】ブロックごとに一括消去可能なフラッシュメモリについて、例えば、1991年2月、『アイ・エス・エス・シー・シー(ISSCC:International Solid State Circuits Conference)予稿集』第260頁〜第261頁に記載されている。
【0004】
【発明が解決しようとする課題】ブロックごとに一括消去可能な従来のフラッシュメモリにおいて、メモリアレイMARYを構成するメモリセルのブロック分割は、図6に例示されるように、所定数のビット線を単位として言わば縦方向に行われ、これによって例えば8個のブロックBL80〜BL87が構成される。これらのブロックは、図7のブロックBL80に代表して示されるように、例えば8本のビット線B0〜B7とm+1本のワード線W0〜Wmとの交点に格子状に配置される合計8×(m+1)個の不揮発性メモリセルMCからなる。各メモリセルのドレインとなるN型拡散層ND800〜ND806等は、図8に例示されるように、コンタクトCONTを介して対応するビット線B0〜B7にそれぞれ共通結合され、そのソースとなるN型拡散層NS800〜NS807等は、所定の間隔をおいてk本のソース線S800〜S80k等に共通結合された後、ソーススイッチSSに結合される。ワード線W0〜Wmは、ポリサイド等により対応する行に配置されるメモリセルの制御ゲートと一体化して形成され、これらのワード線と各メモリセルのチャンネルとの間には、ポリサイド等からなる浮遊ゲートFGが形成される。
【0005】フラッシュメモリが書き込みモードとされるとき、指定される8個のメモリセルMCのドレインすなわちビット線B0〜B7等には、リードライト回路RWから共通データ線CD0〜CD7を介して+5V(ボルト)のような電源電圧VCC又は0Vの接地電位VSSが対応する書き込みデータに従って選択的に供給される。このとき、これらのメモリセルMCのソースには、ソーススイッチSSからソース線S800〜S80k等を介して接地電位VSSが供給され、その制御ゲートすなわち対応するワード線W0〜Wmには、+12Vのような高電位の電源電圧VPPが択一的に供給される。これらの結果、指定される8個のメモリセルMCの浮遊ゲートFGには、対応する書き込みデータに従って選択的に電荷のチャージが行われ、記憶データの書き込みが実現される。
【0006】次に、フラッシュメモリが消去モードとされるとき、指定されたブロックBL80等を構成する8×(m+1)個のメモリセルMCのソースには、ソーススイッチSSから対応するソース線S800〜S80k等を介して電源電圧VPPが供給される。このとき、これらのメモリセルMCのドレインすなわちビット線B0〜B7等はフローティング状態とされ、その制御ゲートすなわちワード線W0〜Wmには接地電位VSSが供給される。これらの結果、指定されたブロックBL80等を構成する8×(m+1)個のメモリセルMCの浮遊ゲートFGにチャージされていた電荷は対応するソースに向かって一斉にリークされ、これによって記憶データの消去がブロック単位で実現される。
【0007】さらに、フラッシュメモリが読み出しモードとされるとき、指定された8個のメモリセルMCのドレインすなわちビット線B0〜B7等には、図示されないリードライト回路RWから共通データ線CD0〜CD7を介して+1Vのような所定のバイアス電圧が与えられる。このとき、これらのメモリセルMCのソースにはソーススイッチSSから接地電位VSSが供給され、その制御ゲートすなわち対応するワード線W0〜Wmには電源電圧VCCが択一的に供給される。これらの結果、対応するビット線B0〜B7等すなわち共通データ線CD0〜CD7には、選択された8個のメモリセルMCの保持データに従った所定の読み出し信号が得られ、これによって記憶データの読み出し動作が実現される。
【0008】ところが、フラッシュメモリを内蔵するマイクロコンピュータ等の多機能化・高性能化が進むにしたがって、上記のような従来のフラッシュメモリには次のような問題点が生じることが本願発明者等によって明らかとなった。すなわち、フラッシュメモリにおいて記憶データの書き換えに要する時間は、周知のように、一括消去の対象となるブロックの大きさに比例するが、上記フラッシュメモリでは、ブロック分割が8本のビット線B0〜B7等を単位として、すなわちフラッシュメモリに入力又は出力される記憶データの1バイト分に対応して、縦方向に行われる。したがって、ブロックの縦方向分割が行われる限りにおいて、その書き換えがバイト単位で行われるフラッシュメモリの分割単位をさらに細分化することは論理的に無意味なこととなる。しかるに、記憶データの書き換え時間をさらに短縮することは望めず、これによってフラッシュメモリを内蔵するマイクロコンピュータ等のシステム柔軟性が損なわれる結果となる。
【0009】一方、従来のフラッシュメモリでは、図8から明らかなように、メモリセルMCのソースとなるN型拡散層NS801等が隣接する2個のメモリセルMCにより共有されるが、これらのN型拡散層の形成時に図9に点線で示されるようなマスクずれが起きた場合、ソースのコーナー部で丸みが生ずるため、奇数行のワード線W1等に結合されるメモリセルMCのトンネル領域TE1と偶数行のワード線W2等に結合されるメモリセルMCのトンネル領域TE2とではその寄生容量の大きさが異なってくる。このため、奇数行のワード線に結合されるメモリセルと偶数行のワード線に結合されるメモリセルとの間で、特に消去特性にバラツキが生じ、これによってフラッシュメモリを内蔵するマイクロコンピュータ等の信頼性が低下する。
【0010】この発明の目的は、一括消去の対象となるブロックのさらなる細分化を図りしかもブロック内におけるメモリセルの消去特性のバラツキを抑制したフラッシュメモリ等の半導体記憶装置を提供することにある。この発明の他の目的は、フラッシュメモリの書き換え時間を短縮し、フラッシュメモリを内蔵するマイクロコンピュータ等のシステム柔軟性及び信頼性を高めることにある。
【0011】この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【0012】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、マイクロコンピュータ等に内蔵されるフラッシュメモリの消去単位となるブロック分割を、所定数のワード線に結合されるメモリセルを単位として言わば横方向に行うとともに、ブロック分割の最小単位を1本のワード線に結合されるメモリセルとする。
【0013】
【作用】上記手段によれば、フラッシュメモリの一括消去の対象となるブロックを、ワード線単位に細分化できるとともに、メモリセルのソースとなる拡散層のブロック内での共有をなくし、ブロック内におけるメモリセルの消去特性のバラツキを抑制することができる。これらの結果、フラッシュメモリの書き換え時間を短縮しその消去特性を安定化できるため、フラッシュメモリを内蔵するマイクロコンピュータ等のシステム柔軟性及び信頼性を高めることができる。
【0014】
【実施例】図1には、この発明が適用されたフラッシュメモリの一実施例のブロック図が示されている。同図をもとに、まずこの実施例のフラッシュメモリの構成及び動作の概要について説明する。なお、この実施例のフラッシュメモリは、特に制限されないが、プログラムや固定データ等を格納するためのメモリとして、所定のマイクロコンピュータに内蔵される。図1の各ブロックを構成する回路素子は、マイクロコンピュータを構成する図示されない他の回路素子とともに、単結晶シリコンのような1個の半導体基板上に形成される。
【0015】図1において、この実施例のフラッシュメモリは、その大半の面積を占めて配置されるメモリアレイMARYを基本構成とする。メモリアレイMARYは、同図の水平方向に配置されるm+1本のワード線と、垂直方向に配置されるn+1本のビット線ならびにこれらのワード線及びビット線の交点に格子状に配置される(m+1)×(n+1)個の不揮発性メモリセルとを含む。
【0016】この実施例において、メモリアレイMARYを構成するメモリセルは、1本又は8本のワード線に結合されるn+1個あるいは8×(n+1)個を単位としてブロック分割され、合計16個のブロックBL10〜BL17ならびにBL80〜BL87を構成する。このうち、8個のブロックBL10〜BL17は、1本のワード線に結合されるn+1個のメモリセルからなり、それぞれいわゆる1キロバイトの記憶容量を持つものとされる。また、残り8個のブロックBL80〜BL87は、8本のワード線に結合される8×(n+1)個のメモリセルからなり、それぞれいわゆる8キロバイトの記憶容量を持つものとされる。
【0017】ブロックBL10〜BL17を構成するn+1個のメモリセルのソースは、後述するように、それぞれ共通のN型拡散層によってしかも他のブロックを構成するメモリセルのソースとは独立して形成され、所定のアルミニウム配線層(金属配線層)からなる1本のソース線S10〜S17を介してソーススイッチSSにそれぞれ結合される。同様に、ブロックBL80〜BL87を構成する8×(n+1)個のメモリセルのソースは、それぞれ所定のアルミニウム配線層を介して共通結合される複数のN型拡散層によってしかも他のブロックを構成するメモリセルのソースとは独立して形成され、所定のアルミニウム配線層からなる2本のソース線S80A及びS80BないしS87A及びS87Bを介してソーススイッチSSにそれぞれ結合される。しかるに、ブロックBL10〜BL17ならびにBL80〜BL87を構成するメモリセルのソースには、ソーススイッチSSから対応するソース線を介して異なるソース電圧を選択的に供給でき、これによって記憶データの消去・書き換えをブロック単位で行うことができる。
【0018】メモリアレイMARYすなわちブロックBL10〜BL17ならびにBL80〜BL87を構成するワード線は、XアドレスデコーダXDに結合され、択一的に選択状態とされる。また、ブロックBL10〜BL17ならびにBL80〜BL87を構成するメモリセルのソースは、前述のように、対応する1本のソース線S10〜S17あるいは2本のソース線S80A及びS80BないしS87A及びS87Bを介してソーススイッチSSに結合され、このソーススイッチSSにより所定のソース電圧が選択的に与えられる。XアドレスデコーダXDには、XアドレスバッファXBからi+1ビットの内部アドレス信号X0〜Xiが供給され、タイミング発生回路TGから内部制御信号WC,AE及びBEが供給される。また、ソーススイッチSSには、XアドレスバッファXBから内部アドレス信号X0〜Xiが供給され、タイミング発生回路TGから内部制御信号AE及びBEが供給される。XアドレスバッファXBには、アドレス入力端子AX0〜AXiを介してXアドレス信号AX0〜AXiが供給される。
【0019】ここで、内部制御信号WCは、フラッシュメモリが書き込みモードで選択状態とされるとき選択的に電源電圧VCCのようなハイレベルとされる。また、内部制御信号AEは、フラッシュメモリが全アドレスにわたるいわゆるチップ単位の消去モードで選択状態とされるとき選択的にハイレベルとされ、内部制御信号BEは、フラッシュメモリがブロック単位の消去モードで選択状態とされるとき選択的にハイレベルとされる。なお、電源電圧VCCは、特に制限されないが、+5V(ボルト)のような正の電源電圧とされる。
【0020】XアドレスバッファXBは、アドレス入力端子AX0〜AXiを介して供給されるXアドレス信号AX0〜AXiを取り込み・保持するとともに、これらのXアドレス信号をもとに内部アドレス信号X0〜Xiを形成して、XアドレスデコーダXD及びソーススイッチSSに供給する。
【0021】XアドレスデコーダXDは、XアドレスバッファXBから供給される内部アドレス信号X0〜Xiをデコードして、メモリアレイMARYの対応するワード線を択一的にハイレベルの選択状態とする。この実施例において、ワード線の非選択レベルは、0Vすなわち接地電位VSSとされる。また、ワード線の選択レベルは、フラッシュメモリが書き込みモードとされ内部制御信号WCがハイレベルとされるとき、+12Vのような電源電圧VPPとされ、フラッシュメモリが読み出しモードとされ内部制御信号WCがロウレベルとされるとき、+5Vのような電源電圧VCCとされる。フラッシュメモリがチップ単位又はブロック単位の消去モードとされ内部制御信号AE又はBEがハイレベルとされるとき、ワード線は非選択レベルすなわち接地電位VSSのままとされる。
【0022】一方、ソーススイッチSSは、フラッシュメモリがチップ単位又はブロック単位の消去モードとされ内部制御信号AE又はBEがハイレベルとされるとき、XアドレスバッファXBから供給される内部アドレス信号X0〜Xiをデコードして、指定されるブロックBL10〜BL17あるいはBL80〜BL87を構成するメモリセルのソースに電源電圧VPPすなわち+12Vのような比較的高電位のソース電圧を選択的に供給する。フラッシュメモリが書き込み又は読み出しモードとされるとき、あるいは消去モードにおいて指定されないブロックには、接地電位VSSのような低電位のソース電圧が供給される。
【0023】次に、メモリアレイMARYを構成するn+1本のビット線は、YスイッチYSに結合され、さらに指定される8本がこのYスイッチYSを介して選択的に共通データ線CD0〜CD7に接続される。YスイッチYSには、YアドレスデコーダYDからビット線選択信号が供給される。また、YアドレスデコーダYDには、YアドレスバッファYBからj+1ビットの内部アドレス信号Y0〜Yjが供給され、YアドレスバッファYBには、アドレス入力端子AY0〜AYjを介してYアドレス信号AY0〜AYjが供給される。
【0024】YアドレスバッファYBは、アドレス入力端子AY0〜AYjを介して供給されるYアドレス信号AY0〜AYjを取り込み・保持するとともに、これらのYアドレス信号をもとに内部アドレス信号Y0〜Yjを形成して、YアドレスデコーダYDに供給する。YアドレスデコーダYDは、YアドレスバッファYBから供給される内部アドレス信号Y0〜Yjをデコードして、対応するビット線選択信号を択一的にハイレベルとする。YスイッチYSは、メモリアレイMARYの各ビット線に対応して設けられるn+1個のスイッチMOSFETを含む。これらのスイッチMOSFETは、ビット線選択信号が択一的にハイレベルとされることで8個ずつ選択的にオン状態となり、メモリアレイMARYの対応する8本のビット線と共通データ線CD0〜CD7とを選択的に接続状態とする。
【0025】共通データ線CD0〜CD7は、リードライト回路RWの対応する単位回路に結合される。リードライト回路RWは、共通データ線CD0〜CD7に対応して設けられる8個の単位回路を含み、各単位回路は、それぞれ1個のライトアンプ及びリードアンプを含む。リードライト回路RWの各単位回路を構成するライトアンプは、フラッシュメモリが書き込みモードとされ内部制御信号WCがハイレベルとされることで、選択的に動作状態とされる。この動作状態において、各ライトアンプは、対応するデータ入出力端子D0〜D7を介して供給される書き込みデータをもとに所定の書き込み信号を形成し、共通データ線CD0〜CD7を介してメモリアレイMARYの選択された8個のメモリセルに書き込む。なお、リードライト回路RWから共通データ線CD0〜CD7を介して選択されたメモリセルに与えられる書き込み信号のハイレベルは、電源電圧VCCすなわち+5Vとされ、そのロウレベルは、接地電位VSSすなわち0Vとされる。
【0026】一方、リードライト回路RWの各単位回路を構成するリードアンプは、フラッシュメモリが読み出しモードとされるとき選択的に動作状態とされ、メモリアレイMARYの選択された8個のメモリセルから共通データ線CD0〜CD7を介して出力される読み出し信号を増幅し、データ入出力端子D0〜D7を介して出力する。このとき、リードアンプは、メモリアレイMARYの選択されたメモリセルに対して、+1Vのような所定のバイアス電圧を与える。
【0027】タイミング発生回路TGは、マイクロコンピュータの図示されない前段回路から起動制御信号として供給されるチップイネーブル信号CEB,ライトイネーブル信号WEB及び出力イネーブル信号OEBをもとに上記各種の内部制御信号を選択的に形成し、フラッシュメモリの各部に供給する。
【0028】図2には、図1のフラッシュメモリのメモリアレイMARYのブロックBL10〜BL17に関する一実施例の部分的な回路図が示され、図3には、その一実施例の部分的な配置図が示されている。また、図4には、図1のフラッシュメモリのメモリアレイMARYのブロックBL80〜BL87に関する一実施例の部分的な回路図が示され、図5には、その一実施例の部分的な配置図が示されている。これらの図をもとに、この実施例のフラッシュメモリのメモリアレイの具体的な構成及び配置ならびにその特徴について説明する。
【0029】この実施例のフラッシュメモリに含まれるメモリアレイMARYは、前述のように、m+1本のワード線とn+1本のビット線ならびにこれらのワード線及びビット線の交点に格子状に配置される(m+1)×(n+1)個の不揮発性メモリセルからなり、これらのメモリセルは、複数種類のブロックすなわち1本のワード線に結合されるn+1個のメモリセルを単位とするブロックBL10〜BL17と、8本のワード線に結合される8×(n+1)個のメモリセルを単位とするブロックBL80〜BL87とにブロック分割される。
【0030】ブロックBL10〜BL17は、図2に例示されるように、それぞれ1本のワード線W10〜W17に結合されるn+1個の不揮発性メモリセルMCを単位として構成される。ブロックBL10〜BL17を構成するn+1個のメモリセルMCのソースは、図3に例示されるように、N型拡散層NS10〜NS13等をそれぞれ共有して形成され、そのドレインは、N型拡散層ND10〜ND12等を隣接するブロックの対応する2個のメモリセルMCによりそれぞれ共有して形成される。各メモリセルMCのソースとなるN型拡散層NS10〜NS13等とそのドレインとなるN型拡散層ND10〜ND12等の間は、各メモリセルのチャンネル領域とされる。これらのチャンネル領域の上層には、所定の絶縁膜をはさんでポリサイド等からなる浮遊ゲートFGが形成され、さらにその上層には、所定の絶縁膜をはさんでポリシリコン等からなる制御ゲートが対応するワード線W10〜W17と一体化して形成される。ワード線W10〜W17の一端は、前述のように、XアドレスデコーダXDに結合される。
【0031】ブロックBL10〜BL17を構成するメモリセルMCのソース領域となるN型拡散層NS10〜NS13等は、所定の間隔をおいて設けられる複数のコンタクトCONT及びスルーホールTHを介して、対応するソース線S10〜S13等にそれぞれ結合される。これらのソース線は、特に制限されないが、第2層のアルミニウム配線層からなり、その一端は、前述のように、ソーススイッチSSに結合される。一方、ブロックBL10〜BL17を構成するメモリセルMCのドレイン領域となるN型拡散層ND10〜ND12等は、コンタクトCONTを介して対応するビット線B0〜Bnにそれぞれ共通結合される。これらのビット線は、第1層のアルミニウム配線層からなり、その一端は、前述のように、YスイッチYSに結合される。
【0032】次に、ブロックBL80〜BL87は、図4に例示されるように、それぞれ8本のワード線W800〜W807ないしW870〜W877に結合される8×(n+1)個の不揮発性メモリセルMCを単位として構成される。ブロックBL80〜BL87を構成する8×(n+1)個のメモリセルMCは、図5に例示されるように、第1行に配置されたn個のメモリセルMCにより共有されるN型拡散層NS800等と、中間の隣接する2行に配置された2×n個のメモリセルMCにより共有されるN型拡散層NS801,NS803,NS805と、第8行に配置されたn個のメモリセルMCにより共有されるN型拡散層NS807等をそのソース領域とし、隣接する2行の対応する2個のメモリセルMCによりそれぞれ共有されるN型拡散層ND800,ND802,ND804及びND806等をそのドレイン領域として形成される。各メモリセルMCのソースとなるN型拡散層NS800〜NS807等とそのドレインとなるN型拡散層ND800〜ND806等の間は、各メモリセルのチャンネル領域とされる。これらのチャンネル領域の上層には、所定の絶縁膜をはさんでポリシリコン等からなる浮遊ゲートFGが形成され、さらにその上層には、同様に所定の絶縁膜をはさんでポリサイド等からなる制御ゲートが対応するワード線W800〜W807等と一体化して形成される。ワード線W800〜W807ないしW870〜W877の一端は、前述のように、XアドレスデコーダXDに結合される。
【0033】ブロックBL80〜BL87を構成するメモリセルMCのソース領域となるN型拡散層NS800〜NS807等は、所定の間隔をおいて設けられる複数のコンタクトCONTを介して、第1層のアルミニウム配線層からなるソース結合線SL80A及びSL80B等に共通結合される。これらのソース結合線は、その上端及び下端において、スルーホールTHを介してソース線S80A及びS80Bに結合される。これらのソース線は、第2層のアルミニウム配線層からなり、その一端は、前述のように、ソーススイッチSSに結合される。一方、ブロックBL80〜BL87を構成するメモリセルMCのドレイン領域となるN型拡散層ND800〜ND806等は、コンタクトCONTを介して対応するビット線B0〜Bnにそれぞれ共通結合される。これらのビット線は、第1層のアルミニウム配線層からなり、その一端はYスイッチYSに結合される。
【0034】フラッシュメモリが書き込みモードとされるとき、ワード線W10〜W17ならびにW800〜W807ないしW870〜W877は、指定される1本が+12Vのような比較的高いハイレベルとされ、その他は接地電位VSSのようなロウレベルの非選択状態とされる。このとき、ソース線S10〜S17ならびにS80A及びS80BないしS87A及びS87Bは、ともに接地電位VSSのようなロウレベルとされる。また、ビット線B0〜Bnは、指定される8本がYスイッチYSを介して共通データ線CD0〜CD7つまりはリードライト回路RWの対応するライトアンプに結合され、これらの8本のビット線には、対応する書き込みデータに従って接地電位VSSのようなロウレベルあるいは+5Vのようなハイレベルが選択的に供給される。これにより、メモリアレイMARYの選択された8個のメモリセルMCの浮遊ゲートFGには、書き込みデータに対応した電荷が選択的にチャージされ、書き込み動作が実現される。
【0035】次に、フラッシュメモリが消去モードとされるとき、ワード線W10〜W17ならびにW800〜W807ないしW870〜W877は、ともに接地電位VSSのようなロウレベルとされる。このとき、ソース線S10〜S17ならびにS80A及びS80BないしS87A及びS87Bは、対応するブロックが指定されるとき+12Vのような比較的高いハイレベルとされ、対応するブロックが指定されないとき接地電位VSSのようなロウレベルとされる。また、ビット線B0〜Bnは、YスイッチYSによる選択を受けず、ともに開放状態とされる。これにより、メモリアレイMARYの指定されたブロックを構成するn+1個又は8×(n+1)個のメモリセルMCの浮遊ゲートFGに蓄積された電荷は、対応するソースに向かって一斉にディスチャージされ、これによってブロック単位による記憶データの一括消去が実現される。
【0036】一方、フラッシュメモリが読み出しモードとされるとき、ワード線W10〜W17ならびにW800〜W807ないしW870〜W877は、指定される1本が+5Vのようなハイレベルとされ、その他は接地電位VSSのようなロウレベルとされる。このとき、ソース線S10〜S17ならびにS80A及びS80BないしS87A及びS87Bは、ともに接地電位VSSのようなロウレベルとされる。また、ビット線B0〜Bnは、指定される8本がYスイッチYSを介して共通データ線CD0〜CD7つまりはリードライト回路RWの対応するリードアンプに結合され、これらの8本のビット線には、対応するリードアンプから+1Vのようなバイアス電圧が与えられる。これにより、共通データ線CD0〜CD7には、メモリアレイMARYの選択された8個のメモリセルMCの保持データに従った読み出し信号が得られ、読み出し動作が実現される。
【0037】以上のように、この実施例のフラッシュメモリは、直交して配置されるワード線及びビット線ならびにこれらのワード線及びビット線の交点に格子状に配置される不揮発性メモリセルMCを含むメモリアレイMARYを基本構成とし、このメモリアレイMARYを構成するメモリセルMCは、1本のワード線に結合されるn+1個あるいは8本のワード線に結合される8×(n+1)個を単位として言わば横方向に分割され、2種類のブロックBL10〜BL17ならびにBL80〜BL87を構成する。この実施例において、ブロックBL10〜BL17ならびにBL80〜BL87を構成するメモリセルMCのソースは、対応する1本のソース線S10〜S17あるいは2本のソース線S80A及びS80BないしS87A及びS87Bを介してソーススイッチSSに結合され、フラッシュメモリの動作モードに応じた所定のソース電圧を受ける。
【0038】しかるに、この実施例のフラッシュメモリでは、ブロックBL10〜BL17を構成するn+1個あるいはブロックBL80〜BL87を構成する8×(n+1)個のメモリセルMCを単位として、つまり最少単位でみた場合図6に示される従来のフラッシュメモリの八分の一のメモリセルを単位として、記憶データの消去・書き換えを行うことができる。これにより、フラッシュメモリの書き換え時間を相応して短縮できるとともに、消去・書き換えが最少単位つまりブロックBL10〜BL17を単位として行われる場合、メモリセルのソース領域となる拡散層のブロック内での共有がなくなって、マスクずれにともなう寄生容量の変動の影響を受けなくてすみ、フラッシュメモリの消去特性が安定化される。これらの結果、フラッシュメモリを内蔵するマイクロコンピュータ等のシステム柔軟性を高め、その信頼性を高めることができるものである。
【0039】以上の本実施例に示されるように、この発明をマイクロコンピュータ等に内蔵されるフラッシュメモリ等の半導体記憶装置に適用することで、次のような作用効果が得られる。すなわち、(1)マイクロコンピュータ等に内蔵されるフラッシュメモリ等のブロック分割を、所定数のワード線に結合されるメモリセルを単位として言わば横方向に行うとともに、ブロック分割の最小単位を、1本のワード線に結合されるメモリセルとすることで、フラッシュメモリの一括消去の対象となるブロックを、ワード線単位に細分化することができるという効果が得られる。
(2)上記(1)項により、相応してフラッシュメモリの消去・書き換えに要する時間を短縮できるという効果が得られる。
(3)上記(1)項により、メモリセルのソース領域となる拡散層のブロック内での共有をなくし、ブロック内におけるメモリセルの消去特性のバラツキを抑制することができるという効果が得られる。
(4)上記(3)項により、フラッシュメモリの消去特性を安定化することができるという効果が得られる。
(5)上記(1)項〜(4)項により、フラッシュメモリを内蔵するマイクロコンピュータ等のシステム柔軟性を高め、その信頼性を高めることができるという効果が得られる。
【0040】以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図1において、フラッシュメモリのメモリアレイMARYは、1本のワード線に結合されるメモリセルを単位として構成されるブロックと8本のワード線に結合されるメモリセルを単位として構成されるブロックとをそれぞれ任意数ずつ含むことができるし、任意数のワード線に結合されるメモリセルを単位とする任意種類のブロックを含むことができる。各ブロックは、例えばその中間において二分割し、さらなる細分化を図ることもできる。この場合、メモリアレイMARYの両側に、これらのブロックに対応したソーススイッチを設けることが必要となる。フラッシュメモリは、例えば16ビット又は32ビットの記憶データを同時に入力又は出力するものであってよいし、そのブロック構成はこの実施例による制約を受けない。
【0041】図2及び図4において、メモリアレイMARYは、ワード線の延長方向に複数のサブメモリアレイに分割することができる。図3及び図4において、ワード線W10〜W17ならびにW800〜W807ないしW870〜W877は、アルミニウム配線層によるいわゆるALシャント構造を採ることができる。さらに、メモリアレイMARYの具体的な構成やレイアウトならびに電源電圧の極性及び絶対値等は、種々の実施形態を採りうる。
【0042】以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに内蔵されるフラッシュメモリに適用した場合について説明したが、それに限定されるものではなく、例えば、フラッシュメモリとして単体で形成されるものや各種のワークステーション等に内蔵されるフラッシュメモリにも適用できる。この発明は、少なくともブロック単位による記憶データの一括消去機能を有する半導体記憶装置ならびにこのような半導体記憶装置を内蔵するディジタル集積回路装置に広く適用できる。
【0043】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、マイクロコンピュータ等に内蔵されるフラッシュメモリのブロック分割を、所定数のワード線に結合されるメモリセルを単位として言わば横方向に行うとともに、ブロック分割の最小単位を、1本のワード線に結合されるメモリセルとすることで、フラッシュメモリの一括消去の対象となるブロックを、ワード線単位に細分化できるとともに、メモリセルのソースとなる拡散層のブロック内での共有をなくし、ブロック内におけるメモリセルの消去特性のバラツキを抑制することができる。これらの結果、フラッシュメモリの書き換え時間を短縮し、その消去特性を安定化できるため、フラッシュメモリを内蔵するマイクロコンピュータ等のシステム柔軟性を高め、その信頼性を高めることができる。




 

 


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