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発明の名称 半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−29498
公開日 平成6年(1994)2月4日
出願番号 特願平4−205917
出願日 平成4年(1992)7月9日
代理人 【弁理士】
【氏名又は名称】徳若 光政
発明者 志波 和佳 / 黒田 謙一
要約 目的
低電圧動作可能なフラッシュメモリ等の半導体記憶装置を実現する。また、フラッシュメモリ等のメモリセルの消去特性バラツキを抑制しそのベリファイ電圧等を安定化して、フラッシュメモリひいてはフラッシュメモリを内蔵するマイクロコンピュータ等の信頼性を高める。

構成
その選択レベルが例えば+3Vすなわち電源電圧VCCのような正電位とされるワード線W0〜Wmの非選択レベルを、例えば−2Vすなわち電源電圧−VG1のような負電位とする。これにより、メモリセルの消去後におけるしきい値電圧が比較的大きなバラツキを呈する場合でも、メモリアレイMARYにおけるメモリセルの選択動作を確実に行わせることができる。
特許請求の範囲
【請求項1】 複数のワード線を含むメモリアレイを具備し、上記ワード線の読み出しモード及び書き込みモードにおける非選択レベルがその選択レベルとは逆極性の電位とされることを特徴とする半導体記憶装置。
【請求項2】 上記半導体記憶装置は、フラッシュメモリであり、上記ワード線の読み出しモードにおける選択レベルは、比較的絶対値の小さな第1の正電位とされ、書き込みモードにおける選択レベルは、比較的絶対値の大きな第2の正電位とされるものであって、上記ワード線の読み出しモード及び書き込みモードにおける非選択レベルは、比較的絶対値の小さな第1の負電位とされるものであることを特徴とする請求項1の半導体記憶装置。
【請求項3】 上記半導体記憶装置は、指定されるワード線に結合される複数のメモリセルの記憶データを一括消去するための消去モードを備えるものであり、上記ワード線の消去モードにおける選択レベルは、比較的絶対値の大きな第2の負電位とされ、その非選択レベルは、接地状態とされるものであることを特徴とする請求項1又は請求項2の半導体記憶装置。
【請求項4】 上記半導体記憶装置は、外部から供給される所定の電源電圧をもとに所定の正電位又は負電位を形成する電圧発生回路を具備するものであって、上記電圧発生回路のそれぞれは、上記電源電圧を所定の電位に昇圧する昇圧回路と、昇圧後の電位を所定の中間電位にクランプするクランプ回路と、上記中間電位を分圧して上記正電位又は負電位を出力する分圧抵抗とを含むものであることを特徴とする請求項1,請求項2又は請求項3の半導体記憶装置。
発明の詳細な説明
【0001】
【産業上の利用分野】この発明は半導体記憶装置に関し、例えば、マイクロコンピュータ等に内蔵されるフラッシュメモリに利用して特に有効な技術に関するものである。
【0002】
【従来の技術】記憶データを紫外線により消去し電気的に書き込みうるEPROM(UV Erasable and Programmable Read Only Memory)がある。また、記憶データを電気的に消去しかつ書き込みうるEEPROM(Electrically Erasable and Programmable Read Only Memory)がある。さらに、EPROMと同様に、そのゲート酸化膜がトンネル酸化膜からなるメモリセルを基本に構成され、しかも記憶データを一括して消去しうるいわゆるフラッシュメモリ(フラッシュEEPROM)がある。
【0003】フラッシュメモリについて、例えば、1985年、『アイ・イー・ディー・エム(IEDM:International Electron Devices Meeting)テクニカル ダイジェスト(Technical Digest)』第616頁〜第619頁に記載されている。
【0004】
【発明が解決しようとする課題】一括消去機能を有する従来のフラッシュメモリにおいて、指定されたメモリセルの読み出し動作は、メモリセルの制御ゲートすなわち対応するワード線を例えば+5V(ボルト)すなわち電源電圧VCCのような選択レベルとし、メモリセルのドレインすなわち対応するビット線に例えば+1Vのような所定のバイアス電圧を与えることによって行われる。このとき、メモリセルのソース及び半導体基板には例えば0Vすなわち接地電位VSSが供給され、上記ワード線以外の非選択ワード線にも接地電位VSSが供給される。一方、指定されたメモリセルに対する書き込み動作は、対応するワード線を例えば+12Vすなわち電源電圧VPPのような高電位の選択レベルとし、対応するビット線に例えば+6Vすなわち電源電圧VPPを降圧した電圧又は接地電位VSSをその書き込みデータに従って選択的に与えることによって行われる。このとき、メモリセルのソース及び半導体基板には接地電位VSSが供給され、上記ワード線以外の非選択ワード線にも接地電位VSSが供給される。さらに、記憶データの一括消去動作は、メモリセルのソースに電源電圧VPPを供給して、その浮遊ゲートに蓄積された電荷をFN(Fowler Nordheim)トンネル電流としてソース側に放出することによって行われる。このとき、対応するビット線は開放状態とされ、対応するワード線及び半導体基板には接地電位VSSが供給される。しかるに、この種のフラッシュメモリでは、+5Vのような電源電圧VCCに加えて、+12Vのような高電位の電源電圧VPPを外部から供給することが必要となる。
【0005】これに対処するため、メモリセルのゲート長を縮小し書き込み効率を向上すること、一括消去時におけるワード線の選択レベルを負電位とすることで、電源電圧の単一化を図ったフラッシュメモリがある。このフラッシュメモリにおいて、指定されたメモリセルの読み出し動作は、対応するワード線を例えば+5Vすなわち電源電圧VCCのような選択レベルとし、対応するビット線に例えば+1Vのような所定のバイアス電圧を与えることによって行われる。このとき、メモリセルのソース及び半導体基板には例えば0Vすなわち接地電位VSSが供給され、上記ワード線以外の非選択ワード線にも接地電位VSSが供給される。一方、指定されたメモリセルに対する書き込み動作は、比較的電流容量が小さくてすむワード線を、例えば電源電圧VCCを昇圧して得られる+12Vすなわち電源電圧VPPのような高電位の選択レベルとし、比較的大きな電流容量を必要とするビット線に対して、電源電圧VCC又は接地電位VSSをその書き込みデータに従って選択的に与えることによって行われる。このとき、メモリセルのソース及び半導体基板には接地電位VSSが供給され、上記ワード線以外の非選択ワード線にも接地電位VSSが供給される。さらに、記憶データの一括消去動作は、メモリセルのソースに電源電圧VCCを供給し対応するワード線に電源電圧VCCをもとに形成される−12Vのような負電位を供給することによって行われる。このとき、対応するビット線は開放状態とされ、半導体基板には接地電位VSSが供給される。
【0006】ところで、フラッシュメモリ等の高集積化・大規模化にともなって、その電源電圧は例えば+3V程度に低電圧化される傾向にあるが、上記のような動作形態を採る従来のフラッシュメモリをそのまま低電圧化した場合、次のような問題点が生じることが本願発明者等によって明らかとなった。すなわち、上記フラッシュメモリでは、いずれの場合においても、読み出し及び書き込みモードにおけるワード線の選択レベルが電源電圧VCCとされ、その非選択レベルは接地電位VSSとされる。ところが、外部から供給される+3Vの電源電圧VCCには±10%すなわち±0.3V程度の電位変動が許されることから、電源電圧VCCの最低電位は+2.7V程度となり、その最高電位も、従来システムへの適応から+5.5Vまで保証する必要がある。さらに、フラッシュメモリを構成するメモリセルの一括消去後におけるしきい値電圧は、図7に例示されるように、例えば1.5Vを中心として±1.0V程度の比較的大きなバラツキを呈し、その最大値は2.5V程度にも達する。しかるに、電源電圧VCCが+2.7Vのような最低電位となりメモリセルのしきい値電圧が2.5Vのような最大値となる最悪ケースでは、メモリアレイにおけるメモリセルの選択動作が正常に行われない。このため、フラッシュメモリの読み出し及び書き込み動作が不安定となり、これによってその低電圧化が制約される結果となる。
【0007】一方、単一電源方式を採る従来のフラッシュメモリでは、前述のように、外部から供給される電源電圧VCCが、消去モード時におけるメモリセルのソース電圧として与えられ、またベリファイ電圧として与えられる。ところが、この電源電圧VCCには、前述のように、+2.7Vから+5.5V程度の電位変動が許される。このため、電源電圧VCCの電位変動にともなってメモリセルの消去特性にバラツキが生じるとともに、安定したベリファイ電圧を得ることができず、これによってフラッシュメモリの信頼性が低下する結果となる。
【0008】この発明の目的は、低電圧動作可能なフラッシュメモリ等の半導体記憶装置を提供することにある。この発明の他の目的は、フラッシュメモリ等のメモリセルの消去特性バラツキを抑制しそのベリファイ電圧を安定化して、フラッシュメモリ等の信頼性を高めることにある。
【0009】この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【0010】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、マイクロコンピュータに内蔵されるフラッシュメモリ等において、その選択レベルが例えば+3Vのような正電位とされるワード線の読み出し及び書き込みモードにおける非選択レベルを、例えば−2Vのような負電位とする。また、消去時にメモリセルのソースに供給される電圧やベリファイ電圧を、外部から供給される電源電圧を昇圧しクランプした後、抵抗等により分圧することによって形成する【0011】
【作用】上記手段によれば、メモリセルの消去後のしきい値電圧が比較的大きなバラツキを呈する場合でも、メモリアレイにおけるワード線の選択動作を確実に行い、フラッシュメモリ等の読み出し及び書き込み動作を安定化することができるとともに、消去時にメモリセルのソースに供給される電圧やベリファイ電圧の電源電圧変動に伴う電位変動を抑えて、メモリセルの消去特性バラツキを抑制し、フラッシュメモリ等の読み出し及び書き込み動作をさらに安定化することができる。これらの結果、フラッシュメモリひいてはマイクロコンピュータ等の低電圧化を推進し、その信頼性を高めることができる。
【0012】
【実施例】図1には、この発明が適用されたフラッシュメモリの一実施例のブロック図が示されている。また、図2には、図1のフラッシュメモリに含まれるメモリアレイMARYの一実施例の回路図が示されている。これらの図をもとに、まずこの実施例のフラッシュメモリの構成及び動作の概要について説明する。なお、この実施例のフラッシュメモリは、特に制限されないが、プログラムや固定データ等を格納するためのメモリとして、所定のマイクロコンピュータに内蔵される。図2の回路素子ならびに図1の各ブロックを構成する回路素子は、マイクロコンピュータを構成する図示されない他の回路素子とともに、単結晶シリコンのような1個の半導体基板上に形成される。
【0013】図1において、この実施例のフラッシュメモリは、その大半の面積を占めて配置されるメモリアレイMARYを基本構成とする。メモリアレイMARYは、図2に示されるように、同図の水平方向に平行して配置されるm+1本のワード線W0〜Wmと、垂直方向に平行して配置されるn+1本のビット線B0〜Bnとを含む。これらのワード線及びビット線の交点には、(m+1)×(n+1)個の不揮発性メモリセルMCが格子状に配置される。メモリアレイMARYの同一の列に配置されるm+1個のメモリセルMCのドレインは、対応するビット線B0〜Bnにそれぞれ共通結合される。また、メモリアレイMARYの同一の行に配置されるn+1個のメモリセルMCの制御ゲートは、対応するワード線W0〜Wmにそれぞれ共通結合される。すべてのメモリセルMCのソースは、ソース線SLに共通結合され、さらにソーススイッチSSに結合される。
【0014】メモリアレイMARYを構成するワード線W0〜Wmは、その一方において正電圧XアドレスデコーダPXDに結合され、その他方において負電圧XアドレスデコーダNXDに結合される。正電圧XアドレスデコーダPXDには、XアドレスバッファXBからi+1ビットの内部アドレス信号X0〜Xiが供給され、外部端子VCCを介して入力される電源電圧VCCと電圧発生回路VPG2により形成される電源電圧VP2とが供給される。また、負電圧XアドレスデコーダNXDには、XアドレスバッファXBから上記内部アドレス信号X0〜Xiが供給され、電圧発生回路VGG1により形成される電源電圧−VG1と電圧発生回路VGG2により形成される電源電圧−VG2が供給される。さらに、XアドレスバッファXBには、アドレス入力端子AX0〜AXiを介してXアドレス信号AX0〜AXiが供給される。なお、電源電圧VCCは、特に制限されないが、+3Vのような比較的絶対値の小さな正電位(第1の正電位)とされ、電源電圧VP2は、+12Vのような比較的絶対値の大きな正電位(第2の正電位)とされる。また、電源電圧−VG1は、−2Vのような比較的絶対値の小さな負電位(第1の負電位)とされ、電源電圧−VG2は、−12Vのような比較的絶対値の大きな負電位(第2の負電位)とされる。
【0015】XアドレスバッファXBは、アドレス入力端子AX0〜AXiを介して供給されるXアドレス信号AX0〜AXiを取り込み・保持するとともに、これらのXアドレス信号をもとに内部アドレス信号X0〜Xiを形成して、XアドレスデコーダXD及びソーススイッチSSに供給する。
【0016】正電圧XアドレスデコーダPXD及び負電圧XアドレスデコーダNXDは、フラッシュメモリの動作モードに応じて選択的に動作状態とされ、XアドレスバッファXBから供給される内部アドレス信号X0〜Xiをデコードして、メモリアレイMARYの対応するワード線W0〜Wmを択一的に選択状態とする。この実施例において、ワード線W0〜Wmの読み出しモードにおける選択レベルは、後述するように、正電圧XアドレスデコーダPXDにより設定され、+3Vすなわち電源電圧VCCとされる。また、これらのワード線の書き込みモードにおける選択レベルは、同様に正電圧XアドレスデコーダPXDにより設定され、+12Vすなわち電源電圧VP2とされる。ワード線W0〜Wmの読み出し及び書き込みモードにおける非選択レベルは、負電圧XアドレスデコーダNXDにより設定され、−2Vすなわち電源電圧−VG1とされる。一方、ワード線W0〜Wmの消去モードにおける選択レベルは、負電圧XアドレスデコーダNXDにより設定され、−12Vすなわち電源電圧−VG2とされる。これらのワード線の消去モードにおける非選択レベルは、接地状態とされる。
【0017】ソーススイッチSSには、外部端子VCCを介して入力される電源電圧VCCと電圧発生回路VPG1により形成される電源電圧VP1とが供給される。ここで、電源電圧VP1は、+5Vのような正の電源電圧とされる。
【0018】ソーススイッチSSは、ソース線SLを介して、メモリアレイMARYを構成するメモリセルMCのソースにフラッシュメモリの動作モードに応じた所定のソース電圧を供給する。すなわち、ソーススイッチSSは、フラッシュメモリが読み出し又は書き込みモードとされるとき、メモリセルMCのソースに0Vすなわち接地電位VSSのようなソース電圧を供給する。また、フラッシュメモリが消去モードとされるとき、メモリセルMCのソースに+5Vすなわち電源電圧VP1のようなソース電圧を供給する。
【0019】次に、メモリアレイMARYを構成するn+1本のビット線は、YスイッチYSに結合され、さらに指定される8本がこのYスイッチYSを介して選択的に共通データ線CD0〜CD7に接続される。YスイッチYSには、YアドレスデコーダYDからビット線選択信号が供給される。また、YアドレスデコーダYDには、YアドレスバッファYBからj+1ビットの内部アドレス信号Y0〜Yjが供給され、YアドレスバッファYBには、アドレス入力端子AY0〜AYjを介してYアドレス信号AY0〜AYjが供給される。
【0020】YアドレスバッファYBは、アドレス入力端子AY0〜AYjを介して供給されるYアドレス信号AY0〜AYjを取り込み・保持するとともに、これらのYアドレス信号をもとに内部アドレス信号Y0〜Yjを形成して、YアドレスデコーダYDに供給する。YアドレスデコーダYDは、YアドレスバッファYBから供給される内部アドレス信号Y0〜Yjをデコードして、対応するビット線選択信号を択一的にハイレベルとする。YスイッチYSは、メモリアレイMARYの各ビット線に対応して設けられるn+1個のスイッチMOSFETを含む。これらのスイッチMOSFETは、ビット線選択信号が択一的にハイレベルとされることで8個ずつ選択的にオン状態となり、メモリアレイMARYの対応する8本のビット線と共通データ線CD0〜CD7とを選択的に接続状態とする。
【0021】共通データ線CD0〜CD7は、リードライト回路RWの対応する単位回路に結合される。リードライト回路RWは、共通データ線CD0〜CD7に対応して設けられる8個の単位回路を含み、各単位回路は、それぞれ1個のライトアンプ及びリードアンプを含む。リードライト回路RWの各単位回路を構成するライトアンプは、フラッシュメモリが書き込みモードとされるとき、選択的に動作状態とされる。この動作状態において、各ライトアンプは、対応するデータ入出力端子D0〜D7を介して供給される書き込みデータをもとに所定の書き込み信号を形成し、共通データ線CD0〜CD7を介してメモリアレイMARYの選択された8個のメモリセルに書き込む。なお、リードライト回路RWの各ライトアンプから共通データ線CD0〜CD7を介して選択されたメモリセルに与えられる書き込み信号のハイレベルは、+5Vすなわち電源電圧VP1とされ、そのロウレベルは、接地電位VSSすなわち0Vとされる。
【0022】一方、リードライト回路RWの各単位回路を構成するリードアンプは、フラッシュメモリが読み出しモードとされるとき選択的に動作状態とされ、メモリアレイMARYの選択された8個のメモリセルから共通データ線CD0〜CD7を介して出力される読み出し信号を増幅し、データ入出力端子D0〜D7を介して出力する。このとき、リードアンプは、メモリアレイMARYの選択されたメモリセルに対して、+1Vのような所定のバイアス電圧VBを与える。
【0023】タイミング発生回路TGは、マイクロコンピュータの図示されない前段回路から起動制御信号として供給されるチップイネーブル信号CEB,ライトイネーブル信号WEB及び出力イネーブル信号OEBをもとに上記各種の内部制御信号を選択的に形成し、フラッシュメモリの各部に供給する。
【0024】この実施例のフラッシュメモリは、さらに、外部端子VCCを介して供給される電源電圧VCCをもとに、上記各種の電源電圧を形成する電圧発生回路VPG1及びVPG2ならびにVGG1及びVGG2を備える。このうち、電圧発生回路VPG1及びVPG2は、電源電圧VCCを昇圧し分圧して、+5Vのような電源電圧VP1ならびに+12Vのような電源電圧VP2をそれぞれ形成する。また、電圧発生回路VGG1及びVGG2は、電源電圧VCCを逆電位で昇圧し分圧して、−2Vのような電源電圧−VG1ならびに−12Vのような電源電圧−VG2をそれぞれ形成する。
【0025】図2には、図1のフラッシュメモリの読み出しモードにおける一実施例の接続図が示されている。また、図3には、図1のフラッシュメモリの書き込みモードにおける一実施例の接続図が示され、図4には、その消去モードにおける一実施例の接続図が示されている。これらの図をもとに、この実施例のフラッシュメモリの各動作モードの概要とその特徴について説明する。なお、図3ないし図5では、ワード線W0とビット線B0及びB1との交点に配置される2個のメモリセルMC00及びMC01と、ワード線W2とビット線B0及びB1との交点に配置される2個のメモリセルMC20及びMC21とが例示され、さらにこれらのワード線W0及びW2に関係する正電圧XアドレスデコーダPXDの一部が例示される。また、図3及び図4では、メモリセルMC00及びMC01に代表されるように、ワード線W0とビット線B0〜B7との交点に配置される8個のメモリセルMC00〜MC07が選択状態とされ、いずれの場合においてもメモリセルMC00とMC20のみがデプレッション型とされる。さらに、図5では、メモリセルMC00及びMC01に代表されるように、ワード線W0に結合されるn+1個のメモリセルMC00〜MC0nが選択状態とされ、一括消去の対象となる。この他の組み合わせについては、類推されたい。
【0026】フラッシュメモリが読み出しモードとされるとき、正電圧XアドレスデコーダPXDでは、図3に示されるように、内部アドレス信号X0〜Xiのデコード結果として、指定されたワード線W0に対応するワード線駆動回路D0の入力端子に接地電位VSSが供給され、対応するPチャンネル型の負電位カットMOSFETP3のゲートにも接地電位VSSが供給される。また、指定外のワード線W2等に対応するワード線駆動回路D2等の入力端子には電源電圧VCCが供給され、対応する負電位カットMOSFETP4等のゲートにも電源電圧VCCが供給される。このとき、ワード線駆動回路D0及びD2等の動作電源は、電源電圧VCCとされる。また、負電圧XアドレスデコーダNXDでは、指定されたワード線W0がOPENつまり開放状態とされ、指定外のワード線W2等には−2Vのような電源電圧VG1が供給される。
【0027】YスイッチYSでは、内部アドレス信号Y0〜Yjのデコード結果として、指定された8本のビット線B0〜B7が共通データ線CD0〜CD7を介してリードライト回路RWの対応するリードアンプに結合され、指定外のビット線B8〜Bnは開放状態とされる。ビット線B0〜B7には、リードライト回路RWの対応するリードアンプから+1Vのような所定のバイアス電圧VBが供給される。メモリアレイMARYを構成するすべてのメモリセルには、ソーススイッチSSからソース線SLを介して接地電位VSSが供給される。
【0028】これらのことから、メモリアレイMARYでは、指定されたワード線W0が、対応するワード線駆動回路D0から供給される電源電圧VCCによって+3Vのようなハイレベルの選択状態とされ、指定外のワード線W2等が、負電圧XアドレスデコーダNXDから供給される電源電圧−VG1によって−2Vのような非選択状態とされる。この結果、ビット線B0には、デプレッション型とされるメモリセルMC00を介して太線の矢印で示されるような読み出し電流が得られるが、ビット線B1等には、対応するメモリセルMC01等がデプレッション型とされないことから点線の矢印で示されるような読み出し電流は得られない。さらに、非選択状態とされるワード線W2等に結合されるメモリセルMC20及びMC21等は、非選択レベルが−2Vとされることで安定したオフ状態とされ、やはり点線の矢印で示されるような読み出し電流は流れない。
【0029】次に、フラッシュメモリが書き込みモードとされるとき、正電圧XアドレスデコーダPXDでは、図4に示されるように、内部アドレス信号X0〜Xiのデコード結果として、指定されたワード線W0に対応するワード線駆動回路D0の入力端子に接地電位VSSが供給され、対応するPチャンネル型の負電位カットMOSFETP3のゲートにも接地電位VSSが供給される。また、指定外のワード線W2等に対応するワード線駆動回路D2等の入力端子には電源電圧VP2が供給され、対応する負電位カットMOSFETP4等のゲートにも電源電圧VP2が供給される。このとき、ワード線駆動回路D0及びD2等の動作電源は、電源電圧VP2とされる。また、負電圧XアドレスデコーダNXDでは、指定されたワード線W0がOPENつまり開放状態とされ、指定外のワード線W2等には−2Vのような電源電圧VG1が供給される。
【0030】YスイッチYSでは、内部アドレス信号Y0〜Yjのデコード結果として、指定された8本のビット線B0〜B7が共通データ線CD0〜CD7を介してリードライト回路RWの対応するライトアンプに結合され、指定外のビット線B8〜Bnは開放状態とされる。ビット線B0〜B7には、リードライト回路RWの対応するライトアンプから、+5Vすなわち電源電圧VP1のようなハイレベルあるいは0Vすなわち接地電位VSSのようなロウレベルが対応する書き込みデータの論理レベルに従って選択的に供給される。メモリアレイMARYを構成するすべてのメモリセルのソースには、ソーススイッチSSからソース線SLを介して接地電位VSSが供給される。
【0031】これらのことから、メモリアレイMARYでは、指定されたワード線W0が、対応するワード線駆動回路D0から供給される電源電圧VP2によって+12Vのような高いハイレベルの選択状態とされ、指定外のワード線W2等が、負電圧XアドレスデコーダNXDから供給される電源電圧−VG1によって−2Vのような非選択状態とされる。この結果、ワード線W0及びビット線B0の交点に配置されるメモリセルMC00では、太線の矢印で示されるようなチャンネル電流が流れ、ホットエレクトロンにより浮遊ゲートに電荷の注入が行われ、ワード線W0及びビット線B1等の交点に配置されるメモリセルMC01等では、点線の矢印で示されるような電流が流れないので、浮遊ゲートに電荷の注入は行われない。さらに、非選択状態とされるワード線W2等に結合されるメモリセルMC20及びMC21等は、非選択レベルが−2Vとされることで安定したオフ状態とされ、やはり点線の矢印で示されるような電流が流れない。
【0032】一方、フラッシュメモリが消去モードとされるとき、正電圧XアドレスデコーダPXDでは、図5に示されるように、すべてのワード線W0〜Wmに対応するワード線駆動回路D0及びD2等の入力端子に電源電圧VCCが供給され、対応する負電位カットMOSFETP3及びP4等のゲートにも電源電圧VCCが供給される。このとき、すべてのワード線駆動回路D0及びD2等の動作電源は、電源電圧VCCとされる。また、負電圧XアドレスデコーダNXDでは、内部アドレス信号X0〜Xiのデコード結果を受けて指定されたワード線W0に−12Vのような電源電圧−VG2が択一的に供給され、指定外のワード線W2等はすべて接地状態とされる。さらに、YスイッチYSが非動作状態とされることで、すべてのビット線B0〜Bnは開放状態とされ、メモリアレイMARYを構成するすべてのメモリセルのソースには、ソーススイッチSSからソース線SLを介して+5Vのような電源電圧VP1が供給される。
【0033】これらのことから、メモリアレイMARYでは、指定されたワード線W0が、負電圧XアドレスデコーダNXDから供給される電源電圧−VG2を受けて−12Vのような負電位の選択状態とされる。これにより、ワード線W0に結合されるすべてのメモリセルMC00〜MC0nのソース側のトンネル酸化膜に所定の電界が印加され、太線の矢印で示されるようなFNトンネル電流が流れて、これらのメモリセルの保持データが一括消去される。このとき、指定外のワード線W2等では、これらのワード線が開放状態とされるために必要な電界が得られず、点線の矢印で示されるようなFNトンネル電流は流されない。
【0034】以上のように、この実施例のフラッシュメモリでは、外部から供給すべき動作電源が電源電圧VCCのみに単一化され、またその電位が+3Vのように低電圧化される。しかし、メモリアレイMARYを構成するワード線W0〜Wmが、選択時において+3Vのような電源電圧VCCとされ、非選択時において−2Vのような電源電圧−VG1とされることで、ワード線の選択レベルと非選択レベルとの間の電位差は5Vに拡大される。このため、消去後においてメモリセルのしきい値電圧が図7に示されるような比較的大きなバラツキを呈する場合でも、消去後におけるしきい値電圧を例えば0.5Vを中心に±1Vとしても、その最大値1.5Vは、電源電圧VCCが+2.7Vのような最低電位となってもその電位差は1.2Vあるので、メモリアレイMARYにおけるメモリセルの選択動作は確実に行われ、安定した読み出し又は書き込み動作が行われるものとなる。
【0035】ところで、書き込みモードにおいてビット線B0〜Bnのハイレベルとして供給されかつ消去モードにおいてメモリセルのソースに供給される電源電圧VP1と、書き込みモードにおいてワード線の選択レベルとして供給される電源電圧VP2は、前述のように、フラッシュメモリに内蔵される電圧発生回路VPG1及びVPG2によって形成される。これらの電圧発生回路は、図6の電圧発生回路VP1に代表して示されるように、電源電圧VCCを受ける昇圧回路BVと、この昇圧回路BVの出力端子と接地電位VSSとの間に設けられるクランプ回路CLとを含む。このうち、昇圧回路BVは、例えば容量によるチャージポンプ回路を基本構成とし、電源電圧VCCを所定の高電位に昇圧する。また、クランプ回路CLは、例えばツェナーダイオードを基本構成とし、昇圧回路BVによって形成される高電位を所定の中間電位にクランプする。
【0036】電圧発生回路VPG1は、さらに、昇圧回路BVの出力端子と接地電位VSSとの間に直列形態に設けられる2個の分圧抵抗R1及びR2を含む。これらの抵抗は、所定の抵抗値R1及びR2を有するものとされ、その共通結合されたノードは、電圧発生回路VPG1の出力端子に結合される。この結果、電圧発生回路VPG1によって形成される電源電圧VP1の電位VP1は、クランプ回路CLにより得られる中間電位をVPC1とするとき、VP1=VPC1×R2/(R1+R2)
となる。前述のように、電源電圧VCCには、+2.7Vから+5.5Vの範囲の電位変動が許される。しかし、クランプ回路CLを構成するツェナーダイオードの特性をもとに中間電位VPC1の電位を+10V±0.5V程度に設定し、抵抗R1及びR2の抵抗値を等しくした場合、電源電圧VP1の電位は、ほぼ+5V±0.25Vとなり、充分に安定化される。この結果、メモリセルの消去特性バラツキを抑制できるとともに、フラッシュメモリの読み出し及び書き込み特性を安定化することができるものとなる。
【0037】以上の本実施例に示されるように、この発明をマイクロコンピュータ等に内蔵されるフラッシュメモリ等の半導体記憶装置に適用することで、次のような作用効果が得られる。すなわち、(1)マイクロコンピュータに内蔵されるフラッシュメモリ等において、その選択レベルが例えば+3Vのような正電位とされるワード線の読み出し及び書き込みモードにおける非選択レベルを、例えば−2Vのような負電位とすることで、メモリセルの消去後のしきい値電圧が比較的大きなバラツキを呈する場合でも、メモリアレイにおけるメモリセルの選択動作を確実に行わせることができるという効果が得られる。
(2)上記(1)項により、その電源電圧が例えば+3V程度に低電圧化される場合でも、フラッシュメモリ等の読み出し及び書き込み動作を正常に行うことができるという効果が得られる。
【0038】(3)上記(1)項及び(2)項において、消去時にメモリセルのソースに供給される電圧やベリファイ電圧を、外部から供給される電源電圧を昇圧しクランプした後、抵抗等により分圧して形成することで、消去時にメモリセルのソースに供給される電圧やベリファイ電圧の電源電圧変動に伴う電位変動を抑えて、メモリセルの消去特性バラツキを抑制し、フラッシュメモリ等の読み出し及び書き込み動作をさらに安定化できるという効果が得られる。
(4)上記(1)項〜(3)項により、フラッシュメモリ等ひいてはフラッシュメモリを内蔵するマイクロコンピュータ等の低電圧化を推進し、その信頼性を高めることができるという効果が得られる。
【0039】以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図1において、正電圧XアドレスデコーダPXD及び負電圧XアドレスデコーダNXDは、メモリアレイMARYの片側にまとめて配置することができるし、1個のXアドレスデコーダとしてまとめることもできる。また、電圧発生回路VPG1及びVPG2ならびに電圧発生回路VGG1及びVGG2は、それぞれ共通の昇圧回路及びクランプ回路により形成される中間電位を異なる2組の分圧抵抗によって分圧することで形成してもよい。フラッシュメモリは、メモリアレイMARYを構成するすべてのメモリセルの記憶データを一斉に消去するためのチップ消去モードを備えることができる。さらに、フラッシュメモリは、例えば16ビット又は32ビットの記憶データを同時に入力又は出力するものであってよいし、そのブロック構成や電源電圧の極性及び絶対値等は、種々の実施形態を採りうる。
【0040】図2において、メモリアレイMARYは、複数のサブメモリアレイに分割することができる。図3ないし図5において、ワード線及びビット線等の選択レベル及び非選択レベルやソース電圧の絶対値ならびに正電圧XアドレスデコーダPXDの具体的構成等は、これらの実施例による制約を受けない。
【0041】以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに内蔵されるフラッシュメモリに適用した場合について説明したが、それに限定されるものではなく、例えば、フラッシュメモリとして単体で形成されるものやEPROM及びEEPROM等の各種メモリ集積回路装置にも適用できる。この発明は、少なくとも選択的に選択状態とされる複数のワード線を含むメモリアレイを具備する半導体記憶装置ならびにこのような半導体記憶装置を内蔵するディジタル集積回路装置に広く適用できる。
【0042】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、マイクロコンピュータに内蔵されるフラッシュメモリ等において、その選択レベルが例えば+3Vのような正電位とされるワード線の読み出し及び書き込みモードにおける非選択レベルを、例えば−2Vのような負電位とする。また、消去時にメモリセルのソースに供給される電圧やベリファイ電圧を、外部から供給される電源電圧を昇圧しクランプした後、抵抗等により分圧することによって形成する。これにより、メモリセルの消去後のしきい値電圧が比較的大きなバラツキを呈する場合でも、メモリアレイにおけるワード線の選択動作を確実に行い、フラッシュメモリ等の読み出し及び書き込み動作を正常に行うことができるとともに、消去時にメモリセルのソースに供給される電圧やベリファイ電圧の電源電圧変動に伴う電位変動を抑えて、メモリセルの消去特性バラツキを抑制し、フラッシュメモリ等の読み出し及び書き込み動作をさらに安定化できる。この結果、フラッシュメモリひいてはマイクロコンピュータ等の低電圧化を推進し、その信頼性を高めることができる。




 

 


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