Warning: copy(.htaccess): failed to open stream: Permission denied in /home/jp321/public_html/header.php on line 8
半導体装置のレイアウト方法 - 株式会社日立製作所
米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> 株式会社日立製作所

発明の名称 半導体装置のレイアウト方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−29492
公開日 平成6年(1994)2月4日
出願番号 特願平4−205914
出願日 平成4年(1992)7月9日
代理人 【弁理士】
【氏名又は名称】徳若 光政
発明者 行木 文吾 / 森 和孝
要約 目的
スタティック型RAM等の製造プロセスを複雑化することなく、メモリアレイにおけるメモリセル及びビット線等のレイアウトピッチを縮小し、スタティック型RAM等のチップ面積を削減する。

構成
スタティック型RAM等のメモリセルMCpqを構成する負荷MOSFETQ1のドレイン領域D1となるP型拡散層PD1ならびにそのゲートとなるゲート層FG2のように、例えば絶縁膜IS2をはさんで形成される複数層の電導層を、実質的に第1層のアルミニウム配線層AL12等からなる比較的大きなコンタクトを介して直接結合する。これにより、いわゆるドッグボーン等の一対のコンタクトを形成するための合わせ余裕を必要とすることなく、しかも絶縁膜IS2等に開口部を設けるためのフォトマスク及びプロセスの追加を必要とすることなく、複数層の電導層を直接結合することができる。
特許請求の範囲
【請求項1】 絶縁膜をはさんで形成される複数層の電導層を共通のコンタクトを介して結合することを特徴とする半導体装置のレイアウト方法。
【請求項2】 上記電導層の一つは拡散層であり、その他の一つはゲート層であることを特徴とする請求項1の半導体装置のレイアウト方法。
【請求項3】 上記ゲート層は、ポリシリコン又はポリサイドによって形成されることを特徴とする請求項2の半導体装置のレイアウト方法。
【請求項4】 上記半導体装置は、6MOSFET型のメモリセルが格子状に配置されてなるメモリアレイを備えるスタティック型RAMであって、上記拡散層は、上記メモリセルを構成するMOSFETのソース又はドレイン領域となり、上記ゲート層は、そのゲートとなるものであることを特徴とする請求項1,請求項2又は請求項3の半導体装置のレイアウト方法。
【請求項5】 上記スタティック型RAMのメモリアレイを構成するビット線のレイアウトピッチは、その周辺回路を含む論理部における信号線のレイアウトピッチとほぼ同一ピッチとされることを特徴とする請求項1,請求項2,請求項3又は請求項4の半導体装置のレイアウト方法。
【請求項6】 上記ゲート層は、PチャンネルMOSFETが形成されるP型の拡散層とNチャンネルMOSFETが形成されるN型の拡散層とを結合するために用いられるものであることを特徴とする請求項1,請求項2,請求項3,請求項4又は請求項5の半導体装置のレイアウト方法。
発明の詳細な説明
【0001】
【産業上の利用分野】この発明は、半導体装置のレイアウト方法に関し、例えば、スタティック型RAM(ランダムアクセスメモリ)等のメモリアレイにおけるメモリセルのレイアウトに利用して特に有効な技術に関するものである。
【0002】
【従来の技術】一対のCMOS(相補型MOS)が交差結合されてなるラッチ回路と、このラッチ回路の非反転及び反転入出力ノードと対応する相補ビット線の非反転又は反転信号線との間に設けられる一対の制御MOSFET(金属酸化物半導体型電界効果トランジスタ。この明細書では、MOSFETをして絶縁ゲート型電界効果トランジスタの総称とする)とを含むいわゆる6MOSFET型のメモリセルがある。また、このようなメモリセルが格子状に配置されてなるメモリアレイを基本構成とするスタティック型RAMがある。
【0003】スタティック型RAMについては、例えば、特開昭61−134985公報等に記載されている。
【0004】
【発明が解決しようとする課題】上記に記載されるような従来のスタティック型RAM等において、例えばメモリセルを構成するMOSFETQ1のドレインとなるP型拡散層PD1とMOSFETQ2等のゲートとなるゲート層FG2との間の結合は、図5及び図6に例示されるように、いわゆるドッグボーンと呼ばれる例えば第1層のアルミニウム配線層AL1Cと対応する一対のコンタクトとを介して行われる。そして、これらのコンタクトは、製造工程におけるフォトマスクの合わせ余裕にみあって、所定の距離をおいて配置されることが必要とされる。その結果、メモリセル及びビット線等のレイアウトピッチが大きくなり、スタティック型RAM等のチップ面積が増大するという問題が生じる。これに対処するため、例えばP型拡散層PD1とゲート層FG2とを直接結合する方法も考えられるが、この方法を採った場合、ゲート層FG2の下層に形成される絶縁膜IS2等を部分的に開口する必要が生じ、そのためのフォトマスク及びプロセスの追加が必要となる。
【0005】この発明の目的は、フォトマスク及びプロセスを追加することなく、複数層の電導層を直接結合しうるレイアウト方法を提供することにある。この発明の他の目的は、スタティック型RAM等のメモリアレイにおけるメモリセル及びビット線等のレイアウトピッチを縮小し、そのチップ面積を削減することにある。
【0006】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、スタティック型RAM等のメモリセルを構成するMOSFET等の拡散層及びゲート層のように、絶縁膜をはさんで形成される複数層の電導層を比較的大きな共通のコンタクトを介して直接結合する。
【0007】
【作用】上記手段によれば、いわゆるドッグボーン等の一対のコンタクトを形成するための合わせ余裕を必要とすることなく、しかも絶縁膜に開口部を設けるためのフォトマスク及びプロセスの追加を必要とすることなく、複数層の電導層を直接結合することができる。これにより、ゲート層を積極的に配線手段として利用し、例えばNウェル領域に形成されるPチャンネルMOSFETとNウェル領域外に形成されるNチャンネルMOSFET等との結合に供することができる。これらの結果、スタティック型RAM等の製造プロセスを複雑化することなく、メモリアレイにおけるメモリセル及びビット線等のレイアウトピッチを縮小し、スタティック型RAM等のチップ面積を削減することができる。
【0008】
【実施例】図1には、この発明が適用されたスタティック型RAMの一実施例のブロック図が示されている。また、図2には、図1のスタティック型RAMに含まれるメモリアレイMARYの部分的な回路図が示され、図3及び図4には、図2のメモリアレイMARYに含まれるメモリセルの一実施例の配置図ならびにA−B断面構造図がそれぞれ示されている。これらの図をもとに、この実施例のスタティック型RAMの構成及び動作ならびにレイアウトの概要とその特徴について説明する。なお、図2の回路素子ならびに図1の各ブロックを構成する回路素子は、公知のCMOS集積回路の製造技術によって、単結晶シリコンのような1個の半導体基板上に形成される。図2において、そのチャンネル(バックゲート)部に矢印が付されるMOSFETはPチャンネル型であって、矢印の付されないNチャンネルMOSFETと区別して示される。
【0009】図1において、この実施例のスタティック型RAMは、半導体基板面の大半を占めて配置されるメモリアレイMARYをその基本構成とする。メモリアレイMARYは、図2に示されるように、同図の水平方向に平行して配置されるm+1本のワード線W0〜Wmと、垂直方向に平行して配置されるn+1組の相補ビット線B0*〜Bn*(ここで、例えば非反転ビット線B0と反転ビット線B0Bをあわせて相補ビット線B0*のように*を付して表す。以下同様)とを含む。これらのワード線及び相補ビット線の交点には、(m+1)×(n+1)個のスタティック型メモリセルMCが格子状に配置される。
【0010】メモリアレイMARYを構成するメモリセルMCのそれぞれは、図2に示されるように、いわゆる6MOSFET型のメモリセルとされ、PチャンネルMOSFETQ1及びNチャンネルMOSFETQ11ならびにPチャンネルMOSFETQ2及びNチャンネルMOSFETQ12からなる一対のCMOSインバータ回路を含む。これらのインバータ回路は、その入力端子及び出力端子が互いに交差結合されることで、メモリアレイMARYの記憶素子となるラッチ回路を構成する。なお、MOSFETQ11及びQ12は、いわゆる駆動MOSFETとされ、MOSFETQ1及びQ2は、いわゆる負荷MOSFETとされる。各メモリセルを構成するラッチ回路の非反転入出力ノードは、Nチャンネル型の制御MOSFETQ13を介して対応する相補ビット線B0*〜Bn*の非反転信号線にそれぞれ結合され、その反転入出力ノードは、Nチャンネル型の制御MOSFETQ14を介して対応する相補ビット線B0*〜Bn*の反転信号線にそれぞれ結合される。これらの制御MOSFETQ13及びQ14のゲートは、対応するワード線W0〜Wmにそれぞれ共通結合される。
【0011】この実施例において、メモリアレイMARYを構成するメモリセルMCは、図3のメモリセルMCpq(ここで、ワード線Wpと相補ビット線Bq*の交点に配置されるメモリセルをMCpqと称する)に代表して示されるように、いわゆる縦長にレイアウトされる。メモリセルMCpq等を構成する6個のMOSFETのうち、Pチャンネル型の負荷MOSFETQ1及びQ2は、図4のMOSFETQ1に代表して示されるように、P型半導体基板PSUB面上のNウェル領域NWELLに形成されたP型拡散層PD1及びPD2をそのドレイン及びソース領域とし、これらの拡散層の上層に所定の絶縁膜IS1又はIS2をはさんで形成されたゲート層FG1及びFG2をそのゲートとする。同様に、Nチャンネル型のMOSFETQ11〜Q14は、P型半導体基板PSUB面上に直接形成されたN型拡散層ND1〜ND3をそのドレイン及びソース領域とし、これらの拡散層の上層に所定の絶縁膜をはさんで形成されたゲート層FG1及びFG2ならびにワード線Wpをそのゲートとする。ゲート層FG1〜FG2ならびにワード線Wpは、ポリシリコン又はポリサイドにより形成される。
【0012】P型半導体基板PSUBの上層には、特に制限されないが、3層のアルミニウム配線層が用意される。このうち、第1層のアルミニウム配線層は、主に素子間結合に供され、第2層及び第3層のアルミニウム配線層は、それぞれ電源電圧供給線VDD及び接地電位供給線VSSあるいは相補ビット線Bq*等として供される。すなわち、MOSFETQ1のソース領域S1は、図4に例示されるように、対応するコンタクトを介して第1層のアルミニウム配線層AL11に結合され、さらに対応するスルーホールを介して第2層のアルミニウム配線層AL21つまりは電源電圧供給線VDDに結合される。一方、MOSFETQ1のドレイン領域D1は、比較的大きなコンタクトを介して第1層のアルミニウム配線層AL12に結合され、このアルミニウム配線層AL12を介してゲート層FG2と直接結合される。つまり、この実施例のスタティック型RAMでは、絶縁膜IS2等をはさんで形成される二つの電導層すなわちP型拡散層PD1及びゲート層FG2等が、共通のコンタクトを介して直接結合され、これらのP型拡散層PD1及びゲート層FG2等には、このコンタクトを形成するための若干のスペースが追加される。第1層のアルミニウム配線層AL11及びAL12ならびに第2層のアルミニウム配線層AL21等の上層には、非反転ビット線Bq又は反転ビット線BqBとなる第3層のアルミニウム配線層が設けられる。
【0013】同様に、P型拡散層PD2からなるMOSFETQ2のソース領域は、対応するコンタクトを介して第1層のアルミニウム配線層AL14に結合され、さらに対応するスルーホールを介して上記電源電圧供給線VDDに結合される。また、やはりP型拡散層PD2からなるMOSFETQ2のドレイン領域は、比較的大きなコンタクトと第1層のアルミニウム配線層AL13を介して、MOSFETQ1のゲートとなるゲート層FG1に直接結合される。
【0014】ゲート層FG1は、図3の下方に延長されて駆動MOSFETQ11のゲートとなり、さらに比較的大きなコンタクトと第1層のアルミニウム配線層AL17を介して、駆動MOSFETQ12のドレイン領域つまりは制御MOSFETQ14のソース領域となるN型拡散層ND2に直接結合される。駆動MOSFETQ12のソース領域は、対応するコンタクトを介して第1層のアルミニウム配線層AL18に結合され、さらに対応するスルーホールを介して接地電位供給線VSSに結合される。また、制御MOSFETQ14のドレイン領域は、対応するコンタクトを介して第1層のアルミニウム配線層AL19に結合される。このアルミニウム配線層AL19は、対応するスルーホールを介して第2層のアルミニウム配線層AL23に結合され、さらに対応するスルーホールBを介して第3層のアルミニウム配線層つまりは非反転ビット線Bqに結合される。制御MOSFET13及びQ14のゲートは、前述のように、図3の水平方向に延長されたワード線Wpによって構成される。
【0015】一方、負荷MOSFETQ2のゲートとなるゲート層FG2は、図3の下方に延長されて駆動MOSFETQ12のゲートとなり、さらに比較的大きなコンタクトと第1層のアルミニウム配線層AL16又はAL1Aを介して、駆動MOSFETQ11のドレイン領域となるN型拡散層ND1ならびに制御MOSFETQ13のソース領域となるN型拡散層ND3にそれぞれ直接結合される。駆動MOSFETQ11のソース領域は対応するコンタクトを介して第1層のアルミニウム配線層AL15に結合され、さらに対応するスルーホールを介して接地電位供給線VSSに結合される。また、制御MOSFETQ13のドレイン領域は対応するコンタクトを介して第1層のアルミニウム配線層AL13に結合される。このアルミニウム配線層AL13は、対応するスルーホールを介して第2層のアルミニウム配線層AL24に結合され、さらに対応するスルーホールBを介して第3層のアルミニウム配線層つまりは反転ビット線BqBに結合される。
【0016】このように、この実施例のスタティック型RAMでは、メモリセルを構成するMOSFETQ1,Q2,Q11,Q12,Q13及びQ14のドレイン又はソース領域となる拡散層と、これらの拡散層の上層に絶縁膜をはさんで形成されるゲート層とが、比較的大きなコンタクトを介して直接結合される。また、この直接結合技術を用いることで、ゲート層FG1及びFG2等が積極的に配線手段として利用され、これらのゲート層を介して、例えばNウェル領域NWELLに形成されるPチャンネルMOSFETQ1及びQ2とNウェル領域の外側に形成されるNチャンネルMOSFETQ11〜Q14とが結合される。そして、直接結合に関する拡散層及びゲート層には、結合のためのやや大きなスペースが設けられるものの、絶縁膜に開口部を設けるためのフォトマスク及びプロセスやドッグボーン等の結合手段は不必要となる。これらの結果、この実施例のスタティック型RAMでは、その製造プロセスを複雑化させることなく、メモリアレイMARYを構成するメモリセルならびにビット線等のレイアウトピッチを縮小し、そのチップ面積を削減することができるものである。また、メモリセル及びビット線等のレイアウトピッチが縮小されたことで、メモリセル及びビット線等のレイアウトピッチと周辺回路の論理部における信号線のレイアウトピッチとがほぼ同一のピッチとなり、レイアウト設計の効率化が図られるものとなる。
【0017】図1及び図2の説明に戻ろう。メモリアレイMARYを構成するワード線W0〜Wmは、XアドレスデコーダXDに結合され、択一的に選択状態とされる。XアドレスデコーダXDには、XアドレスバッファXBからi+1ビットの内部アドレス信号X0〜Xiが供給され、さらにタイミング発生回路TGから内部制御信号CEが供給される。また、XアドレスバッファXBには、外部端子AX0〜AXiを介してXアドレス信号AX0〜AXiが供給される。ここで、内部制御信号CEは、通常ロウレベルとされ、スタティック型RAMが選択状態とされるとき所定のタイミングでハイレベルとされる。
【0018】XアドレスバッファXBは、スタティック型RAMが選択状態とされるとき、外部端子AX0〜AXiを介して供給されるXアドレス信号AX0〜AXiを取り込み、保持する。そして、これらのXアドレス信号をもとに内部アドレス信号X0〜Xiを形成して、XアドレスデコーダXDに供給する。XアドレスデコーダXDは、内部制御信号CEがハイレベルとされることで選択的に動作状態とされ、内部アドレス信号X0〜Xiをデコードして、メモリアレイMARYの対応するワード線W0〜Wmを択一的にハイレベルとする。
【0019】次に、メモリアレイMARYを構成する相補ビット線B0*〜Bn*は、その一方において、2対のPチャンネルMOSFETQ3及びQ4ならびにQ5及びQ6を介して電源電圧VDDに結合され、その他方において、図示されないYスイッチ回路YSの対応するスイッチMOSFETに結合される。このうち、MOSFETQ3及びQ4は、比較的小さなサイズをもって形成され、そのゲートが電源電圧VEEに結合されることで定常的にオン状態とされる。また、MOSFETQ5及びQ6は、比較的大きなサイズをもって形成され、そのゲートには内部制御信号WGが共通に供給される。ここで、内部制御信号WGは、通常ロウレベルとされ、スタティック型RAMが書き込みモードで選択状態とされるとき、所定のタイミングでハイレベルとされる。
【0020】スタティック型RAMが非選択状態とされあるいは読み出しモードで選択状態とされるとき、メモリアレイMARYでは、内部制御信号WGがロウレベルとされ、MOSFETQ3〜Q6が一斉にオン状態となる。このため、相補ビット線B0*〜Bn*の非反転及び反転信号線は、電源電圧VDDのようなハイレベルにプリチャージされる。一方、スタティック型RAMが書き込みモードで選択状態とされ内部制御信号WGがハイレベルとされると、比較的大きなコンダクタンスを有するMOSFETQ5及びQ6がオフ状態となる。このとき、相補ビット線B0*〜Bn*には、ライトアンプWAからYスイッチ回路YSを介してフルスィングの書き込み信号が供給されるが、MOSFETQ5及びQ6がオフ状態とされるため、相補ビット線B0*〜Bn*の非反転及び反転信号線のレベルは上記書き込み信号に従って高速裏に変化されるものとなる。
【0021】Yスイッチ回路YSは、メモリアレイMARYの相補ビット線B0*〜Bn*に対応して設けられるn+1対のスイッチMOSFETを含む。各対のスイッチMOSFETのゲートはそれぞれ共通結合され、YアドレスデコーダYDから対応するビット線選択信号が供給される。Yスイッチ回路YSの各対のスイッチMOSFETは、対応するビット線選択信号がハイレベルとされることで選択的にオン状態となり、メモリアレイMARYの対応する相補ビット線B0*〜Bn*とコモンIO線IO*とを選択的に接続する。
【0022】YアドレスデコーダYDには、YアドレスバッファYBからj+1ビットの内部アドレス信号Y0〜Yjが供給され、タイミング発生回路TGから上記内部制御信号CEが供給される。また、YアドレスバッファYBには、外部端子AY0〜AYjを介してYアドレス信号AY0〜AYjが供給される。
【0023】YアドレスバッファYBは、スタティック型RAMが選択状態とされるとき、外部端子AY0〜AYjを介して供給されるYアドレス信号AY0〜AYjを取り込み、保持する。そして、これらのYアドレス信号をもとに内部アドレス信号Y0〜Yjを形成して、YアドレスデコーダYDに供給する。YアドレスデコーダYDは、内部制御信号CEがハイレベルとされることで選択的に動作状態とされ、内部アドレス信号Y0〜Yjをデコードして、対応する上記ビット線選択信号を択一的にハイレベルとする。
【0024】コモンIO線IO*は、ライトアンプWAの出力端子に結合されるとともに、センスアンプSAの入力端子に結合される。ライトアンプWAの入力端子は、データ入力バッファIBの出力端子に結合され、データ入力バッファIBの入力端子はデータ入力端子DIに結合される。一方、センスアンプSAの出力端子は、データ出力バッファOBの入力端子に結合され、データ出力バッファOBの出力端子はデータ出力端子DOに結合される。ライトアンプWAには、タイミング発生回路TGから内部制御信号WEが供給される。また、センスアンプSAには、タイミング発生回路TGから内部制御信号SAが供給され、データ出力バッファOBには、内部制御信号OEが供給される。ここで、内部制御信号WEは、スタティック型RAMが書き込みモードで選択状態とされるとき、所定のタイミングで一時的にハイレベルとされる。また、内部制御信号SA及びOEは、スタティック型RAMが読み出しモードで選択状態とされるとき、それぞれ所定のタイミングでハイレベルとされる。
【0025】データ入力バッファIBは、スタティック型RAMが書き込みモードで選択状態とされるとき、データ入力端子DIを介して供給される書き込みデータをもとに所定の相補書き込み信号を形成し、ライトアンプWAに伝達する。ライトアンプWAは、スタティック型RAMが書き込みモードで選択状態とされ上記内部制御信号WEがハイレベルとされることで、選択的に動作状態とされる。この動作状態おいて、ライトアンプWAは、上記相補書き込み信号に従った書き込み電流を形成し、コモンIO線IO*を介してメモリアレイMARYの選択されたメモリセルMCに供給する。
【0026】一方、センスアンプSAは、スタティック型RAMが読み出しモードで選択状態とされ上記内部制御信号SAがハイレベルとされることで、選択的に動作状態とされる。この動作状態において、センスアンプSAは、メモリアレイMARYの選択されたメモリセルMCからコモンIO線IO*を介して伝達される読み出し信号を増幅して、データ出力バッファOBに伝達する。データ出力バッファOBは、内部制御信号OEがハイレベルとされることで選択的に動作状態とされ、センスアンプSAを介して伝達される上記読み出し信号をデータ出力端子DOを介して外部に送出する。
【0027】タイミング発生回路TGは、外部から制御信号として供給されるチップイネーブル信号CEB及びライトイネーブル信号WEBをもとに、上記各種の内部制御信号を形成し、スタティック型RAMの各部に供給する。
【0028】以上の本実施例に示されるように、この発明をスタティック型RAM等の半導体装置のメモリアレイにおけるメモリセル等のレイアウトに適用することで、次のような作用効果を得ることができる。すなわち、(1)スタティック型RAM等のメモリセルを構成するMOSFET等の拡散層及びゲート層のように、絶縁膜をはさんで形成される複数層の電導層を比較的大きな共通のコンタクトを介して直接結合することで、いわゆるドッグボーン等の一対のコンタクトを形成するための合わせ余裕を必要とすることなく、しかも絶縁膜に開口部を設けるためのフォトマスク及びプロセスの追加を必要とすることなく、複数層の電導層を直接結合できるという効果が得られる。
(2)上記(1)項により、ゲート層を積極的に配線手段として利用し、例えばNウェル領域に形成されるPチャンネルMOSFETとNウェル領域外に形成されるNチャンネルMOSFET等との結合に用いることができるという効果が得られる。
(3)上記(1)項及び(2)項により、メモリアレイにおけるメモリセル及びビット線等のレイアウトピッチと周辺回路の論理部における信号線のレイアウトピッチとをほぼ同一のピッチとし、スタティック型RAM等のレイアウト設計を効率化できるという効果が得られる。
(4)上記(1)項〜(3)項により、スタティック型RAM等の製造プロセスを複雑化することなく、メモリアレイにおけるメモリセル及びビット線等のレイアウトピッチを縮小し、スタティック型RAMのチップ面積を削減することができるという効果が得られる。
【0029】以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図1において、スタティック型RAMを構成するメモリアレイMARYは、複数のサブメモリアレイ又はメモリマットに分割することができる。また、スタティック型RAMは、複数ビットの記憶データを同時に入力又は出力するいわゆる多ビット構成とされるものであってもよいし、そのブロック構成はこの実施例による制約を受けない。図2において、メモリアレイMARYを構成するメモリセルMCは、PチャンネルMOSFETQ1及びQ2に代えて高抵抗負荷を用いるものであってもよい。また、メモリアレイMARYの具体的構成や電源電圧の極性ならびにMOSFET及びトランジスタの導電型等、種々の実施形態を採りうる。図3及び図4において、スタティック型RAMには、2層あるいは4層以上のアルミニウム配線層を用意できるし、各配線層として第何層のアルミニウム配線層を用いるかは、この実施例による制約を受けない。図3及び図4では、拡散層とゲート層を直接結合するためのアルミニウム配線層が、単にコンタクトを形成するためにのみ用いられているが、これらのアルミニウム配線層を必要に応じて延長し、配線手段として用いることもできる。アルミニウム配線層が、他の同様な金属配線層に置き換えうるものであることは言うまでもない。
【0030】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるスタティック型RAMのメモリアレイにおけるメモリセルのレイアウトに適用した場合について説明したが、それに限定されるものではなく、例えば、スタティック型RAMの周辺回路における論理回路及び信号線のレイアウトや同様なメモリセルを基本構成とする他の各種の半導体記憶装置ならびにゲートアレイ集積回路等の論理集積回路装置等におけるレイアウトにも適用できる。本発明は、少なくとも複数層の電導層間における結合を必要とする半導体装置ならびにそのレイアウトに広く適用できる。
【0031】
【発明の効果】スタティック型RAM等のメモリセルを構成するMOSFETの拡散層及びゲート層のように、絶縁膜をはさんで形成される複数層の電導層を比較的大きな共通のコンタクトを介して直接結合することで、いわゆるドッグボーン等の一対のコンタクトを形成するための合わせ余裕を必要とすることなく、しかも絶縁膜に開口部を設けるためのフォトマスク及びプロセスの追加を必要とすることなく、複数層の電導層を直接結合できる。これにより、ゲート層を積極的に配線手段として利用し、例えばNウェル領域に形成されるPチャンネルMOSFETとNウェル領域外に形成されるNチャンネルMOSFETとを結合することができる。これらの結果、スタティック型RAM等の製造プロセスを複雑化することなく、メモリアレイにおけるメモリセル及びビット線等のレイアウトピッチを縮小し、スタティック型RAM等のチップ面積を削減することができる。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013