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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−29456
公開日 平成6年(1994)2月4日
出願番号 特願平4−207231
出願日 平成4年(1992)7月11日
代理人 【弁理士】
【氏名又は名称】徳若 光政
発明者 井澤 龍一
要約 目的
マルチチップモジュールのチップ面積を削減し製品歩留まりを高めつつ、その内部における信号遅延を抑制する。これにより、マルチチップモジュール技術を用いたコンピュータ等の低コスト化及び高速化を推進する。

構成
マルチチップモジュールを構成する複数のチップ3を、チップ搭載基板1aにフェイスアップ搭載し、その表面に上記チップ3を電気的に結合するためのチップ間配線層4が形成される配線基板2aをその表面がチップ搭載基板1aのチップ搭載面に対向すべく張り合わせる。また、チップ搭載基板1aの裏面を、所定の放熱板に接合するとともに、配線基板2aの裏面に、貫通配線6を介して対応するチップ間配線層4に結合されるボンディングパッド5aを設け、これらのパッドと対応する外部端子とをLOC技術により結合する。
特許請求の範囲
【請求項1】 それぞれ所定の集積回路が形成される複数のチップを搭載する第1の基板と、その表面に上記複数のチップを電気的に結合するための配線層が形成されかつその表面が上記第1の基板のチップ搭載面に対向すべく配置される第2の基板とを具備することを特徴とする半導体装置。
【請求項2】 上記第2の基板は、その表面に形成される上記配線層とその裏面に形成されるボンディングパッドとを結合するための貫通配線を備えるものであることを特徴とする請求項1の半導体装置。
【請求項3】 上記第2の基板は、その表面の面積が上記第1の基板のチップ搭載面の面積より大きくされるものであって、上記第2の基板の表面の上記第1の基板のチップ搭載面と対向しない部分には、ボンディングパッドが形成されるものであることを特徴とする請求項1の半導体装置。
【請求項4】 上記第2の基板には、入力回路及び出力回路ならびに静電保護回路が所定の組み合わせで形成されるものであることを特徴とする請求項1,請求項2又は請求項3の半導体装置。
【請求項5】 上記半導体装置は、LOCパッケージ形態を採るものであることを特徴とする請求項1,請求項2,請求項3又は請求項4の半導体装置。
発明の詳細な説明
【0001】
【産業上の利用分野】この発明は半導体装置に関し、例えば、コンピュータを構成するマルチチップモジュール等に利用して特に有効な技術に関するものである。
【0002】
【従来の技術】コンピュータ等の実装効率を高めその小型化・高速化を推進する一つの方法として、中央処理装置や各周辺装置を1枚のウエハ上に形成するモノリシックWSI(Wafer Scale Integration)技術があり、他の一つの方法として、例えば装置ごとに形成される複数のチップ(半導体基板)を1枚の基板上に搭載するマルチチップモジュール技術がある。
【0003】モノリシックWSI技術ならびにマルチチップモジュール技術については、例えば、1987年6月、日経マグロウヒル社発行の『日経エレクトロニクス』第141頁〜第161頁等に記載されている。
【0004】
【発明が解決しようとする課題】近年、コンピュータ等の高速化・大規模化には目を見張るものがあり、これを構成する集積回路も微細化・高集積化の一途にある。このような中、従来のモノリシックWSI技術は、特にチップ面積の増大と製品歩留まりの低下という点で問題を孕み、高速・大規模なシステム構築には適合しにくい。
【0005】一方、従来のマルチチップモジュール技術において、マルチチップモジュールを構成する複数のチップ3は、図5に例示されるように、その裏面をチップ搭載基板1dに接合すべくフェイスアップ搭載され、チップ間の配線は、チップ搭載基板1dに設けられたチップ間配線用パッド10を介して行われる。この場合、チップ搭載基板1dにはチップ間配線用パッド10を設けるためのスペースが必要となり、マルチチップモジュールの小型化が制約を受けるとともに、チップ間配線つまりボンディングワイヤ9等の信号遅延によってマルチチップモジュールの高速化が制約を受ける。これに対処するため、図6に例示されるように、チップ3をチップ搭載基板1dに埋め込み搭載しチップ表面とチップ搭載基板表面の段差を縮小して、直接チップ間配線層4を形成する方法が採られる。しかし、この方法では、チップ3をチップ搭載基板1dに埋め込むことでマルチチップモジュールの製造工程が複雑化し、その設計自由度が低下する。
【0006】この発明の目的は、マルチチップモジュールのチップ面積を削減し製品歩留まりを高めつつ、その内部における信号遅延を抑制することにある。この発明の他の目的は、その製造工程を複雑化させその設計自由度を低下させることなく、マルチチップモジュール技術を用いたコンピュータ等の低コスト化を推進し、その高速化を推進することにある。
【0007】この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【0008】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、コンピュータ等のマルチチップモジュールを構成する複数のチップを、第1の基板にフェイスアップ搭載し、その表面にチップ間結合の配線層が形成される第2の基板を、その表面が第1の基板のチップ搭載面に対向すべく張り合わせる。また、第1の基板の裏面を、所定の放熱手段に接合するとともに、第2の基板の裏面に、貫通端子を介して表面の対応する配線層に結合されるボンディングパッドを設け、これらのパッドと対応する外部端子とをLOC(Lead On Chip)技術によって結合する。
【0009】
【作用】上記手段によれば、マルチチップモジュールの放熱効果を高めつつ、マルチチップモジュールを構成する複数のチップを第1の基板に高密度実装して、そのチップ面積を削減できるとともに、チップ間ならびにチップ及び外部端子間の配線長を短縮して、マルチチップモジュール内における信号遅延を抑制することができる。これらの結果、その製造工程を複雑化させその設計自由度を低下させることなく、マルチチップモジュール技術を用いたコンピュータ等の低コスト化を推進し、その高速化を推進することができる。
【0010】
【実施例】図1には、この発明が適用されたマルチチップモジュールの第1の実施例の断面構造図が示されている。同図をもとに、この実施例のマルチチップモジュールの実装形態とその特徴について説明する。なお、この実施例のマルチチップモジュールは、特に制限されないが、コンピュータの中央処理装置及び周辺装置等の主要部分を構成する。以下の説明は、主にマルチチップモジュールの実装形態を中心にして行い、コンピュータならびに各チップの論理機能に関する説明については、この発明に直接関係がないので割愛する。また、以下の断面構造図は、マルチチップモジュールの各部の位置関係を説明するためのものであって、その大きさや具体的形状に制約を与えるものではない。
【0011】図1において、この実施例のマルチチップモジュールは、複数のチップ3がいわゆるフェイスアップ搭載されるチップ搭載基板1a(第1の基板)と、これらのチップ間を電気的に結合するための複数のチップ間配線層4が形成される配線基板2a(第2の基板)とを備える。チップ搭載基板1aは、特に制限されないが、所定の厚みを持つ単結晶シリコンからなり、充分な機械的強度を有する。また、チップ搭載基板1aに搭載されるチップ3のそれぞれは、単結晶シリコンからなる半導体基板を基体として構成され、その表面には、予めコンピュータの中央処理装置やランダムアクセスメモリ及びリードオンリーメモリ等の記憶装置ならびにその他の周辺装置として機能的にまとまりを持つ所定の集積回路が形成される。チップ3の表面には、さらにチップ間の信号配線や外部からの入力信号線又は出力信号線との結合に供される複数のパッドが設けられる。
【0012】一方、配線基板2aは、同様に所定の厚みを持つ単結晶シリコンからなり、その表面に形成されるチップ間配線層4は、アルミニウム等の金属配線層をその形成材料とする。配線基板2aの裏面には、同様にアルミニウム等の金属材料をもとに、外部端子との実質的な結合を実現するための複数のボンディングパッド5aが形成される。ボンディングパッド5aは、配線基板2aを貫通して形成される貫通配線6を介して、対応するチップ間配線層4に結合される。
【0013】配線基板2aは、その表面がチップ搭載基板1aのチップ搭載面と対向すべく張り合わされる。このとき、配線基板2aの表面に形成されたチップ間配線層4は、例えばハンダバンプからなる配線接続部8を介してチップ3の対応するパッドに結合される。また、配線基板2aの裏面に形成されるボンディングパッド5aは、図示されないリードフレームを介して対応する外部端子に結合される。この実施例において、マルチチップモジュールは、いわゆるLOCパッケージ方式を採り、配線基板2aの裏面に形成されるボンディングパッド5aと対応する外部端子との間を結合するためのリードフレームは、配線基板2aの裏面つまりは対応するボンディングパッド5aに近接する位置まで延長される。これにより、リードフレーム及びボンディングパッド間に設けられるボンディングワイヤの配線長が短縮され、その寄生インダクタンスが抑制される。
【0014】ところで、配線基板2aは、所定の入力信号に対応して設けられる静電保護回路7を備える。これらの静電保護回路7の入力ノードは、対応する配線層4及び貫通配線6を介して配線基板2の裏面に設けられたボンディングパッド5aに結合され、その出力ノードは、対応する配線層4及び配線接続部8を介してチップ3の対応するパッドに結合される。この結果、従来のマルチチップモジュールではチップ内部に形成されていた静電保護回路7をチップ外部に移し、これによってチップ3の集積度を高めることができるものとなる。
【0015】以上のように、この実施例のマルチチップモジュールは、それぞれ所定の集積回路が形成される複数のチップ3がフェイスアップ搭載されるチップ搭載基板1aと、その表面にチップ3を電気的に結合するためのチップ間配線層4が形成されかつその表面がチップ搭載基板1aのチップ搭載面と対向すべく配置される配線基板2aとを具備する。配線基板2aの裏面には、貫通配線6を介してチップ間配線層4に結合される複数のボンディングパッド5aが設けられ、これらのボンディングパッド5aは、LOC技術により対応する外部端子と結合される。また、配線基板2aには、いくつかの静電保護回路7が形成され、チップ搭載基板1aの裏面は、図示されない放熱板(放熱手段)に接合される。
【0016】これにより、この実施例のマルチチップモジュールでは、チップ3がチップ間配線を意識することなく高密度でチップ搭載基板1aに搭載され、マルチチップモジュール全体としてのチップ面積が削減される。また、チップ間配線が配線基板2aに形成されたチップ間配線層4とハンダバンプからなる配線接続部8とを介して行われるとともに、配線基板2aに設けられたボンディングパッド5aと外部端子との間のボンディング処理がLOC技術によって行われることで、チップ間配線及びボンディングワイヤの実質的な配線長が短縮され、マルチチップモジュール内部における信号遅延が抑制される。さらに、配線基板2aに静電保護回路7が形成されることで、チップ3の集積度が高められ、チップ搭載基板1aの裏面が所定の放熱板に接合されることで、マルチチップモジュールとしての放熱効果が高められる。これらの結果、その製造工程を複雑化させその設計自由度を低下させることなく、マルチチップモジュールを含むコンピュータの低コスト化を推進し、その高速化を推進することができるものである。
【0017】図2には、この発明が適用されたマルチチップモジュールの第2の実施例の断面構造図が示されている。また、図3には、この発明が適用されたマルチチップモジュールの第3の実施例の断面構造図が示され、図4には、その第4の実施例の断面構造図が示されている。なお、図2の実施例は、前記図1の実施例を基本的に踏襲し、図3及び図4の実施例は、図2の実施例を基本的に踏襲するものであるため、順次異なる部分について説明を追加する。
【0018】図2において、この実施例のマルチチップモジュールは、複数のチップ3がフェイスアップ搭載されるチップ搭載基板1bと、その表面に複数のチップ3を電気的に結合するための複数のチップ間配線層4が形成されかつその表面がチップ搭載基板1bのチップ搭載面に対向すべく張り合わされる配線基板2bとを具備する。この実施例において、配線基板2bの表面における面積は、チップ搭載基板1bの表面における面積より大きくされる。このため、配線基板2bは、その四方においてチップ搭載基板1bと対向せず、そのはみ出した部分には、外部端子との結合に供される複数のボンディングパッド5bが設けられる。
【0019】これらの結果、この実施例のマルチチップモジュールでは、外部端子との間のボンディングワイヤが比較的長くなりその寄生インダクタンスがやや大きくなるという問題は残るものの、前記図1の実施例とほぼ同様な効果を得ることができる。なお、図3の実施例では、配線基板2bのチップ搭載基板1bに対向しない部分に静電保護回路7が形成されるため、チップ搭載基板1bに搭載されるチップ3の集積度が高められる。一方、図4の実施例では、チップ搭載基板が複数のチップ搭載基板1cに分割され、配線基板2bのチップ搭載基板1cに対向しない部分には、いくつかのボンディングパッド5dと対応する静電保護回路7とが形成される。この結果、特に配線基板2bの中央部に近い位置に配置されるチップ3において、外部との入力信号及び出力信号の遅延時間を短縮し、マルチチップモジュールの高速化をさらに推進できるものとなる。
【0020】以上の複数の実施例に示されるように、この発明をコンピュータを構成するマルチチップモジュール等の半導体装置に適用することで、次のような作用効果が得られる。すなわち、(1)コンピュータ等のマルチチップモジュールを構成する複数のチップを、第1の基板にフェイスアップ搭載するとともに、その表面にチップ間配線層が形成される第2の基板を、その表面が第1の基板のチップ搭載面に対向すべく張り合わせることで、マルチチップモジュールを構成する複数のチップを第1の基板に高密度実装して、そのチップ面積を削減できるとともに、チップ間の配線長を短縮できるという効果が得られる。
【0021】(2)上記(1)項において、第2の基板の裏面に、貫通配線を介して表面の対応するチップ間配線層に結合されるボンディングパッドを設け、これらのパッドと対応する外部端子とをLOC技術によって結合することで、チップ及び外部端子間の配線長を短縮できるという効果が得られる。
(3)上記(1)項及び(2)項により、マルチチップモジュール内における信号遅延を抑制することができるという効果が得られる。
(4)上記(1)項ないし(3)項において、第1の基板の裏面を、所定の放熱手段に接合することで、マルチチップモジュールの放熱効果を高めることができるという効果が得られる。
(5)上記(1)項ないし(4)項により、その製造工程を複雑化させ設計自由度を低下させることなく、マルチチップモジュール技術を用いたコンピュータ等の低コスト化を推進し、その高速化を推進できるという効果が得られる。
【0022】以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、各実施例において、チップ搭載基板1a〜1cならびに配線基板2a〜2bは、シリコン以外の半導体によって構成できるし、セラミック等によっても構成できる。配線基板2a〜2bには、複数層の配線層4を設けることができるし、静電保護回路7に加えて入力回路及び出力回路を所定の組み合わせで形成することもできる。
【0023】以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるコンピュータを構成するマルチチップモジュールに適用した場合について説明したが、それに限定されるものではなく、例えば、複数のチップからなる大規模メモリや大規模ゲートアレイあるいはA/D(アナログ/ディジタル)変換器等のアナログ回路を含む通信処理装置等を構成するためのマルチチップモジュールにも適用できる。この発明は、少なくともそれぞれが機能的なまとまりを持つ複数のチップからなる半導体装置ならびにこのような半導体装置を含むディジタル装置又はアナログ装置に広く適用できる。
【0024】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、コンピュータ等のマルチチップモジュールを構成する複数のチップを、第1の基板にフェイスアップ搭載するとともに、その表面にチップ間配線層が形成される第2の基板を、その表面が第1の基板のチップ搭載面に対向すべく張り合わせる。また、第1の基板の裏面を、所定の放熱手段に接合するとともに、第2の基板の裏面に、貫通配線を介して表面の対応するチップ間配線層に結合される複数のボンディングパッドを設け、これらのパッドと対応する外部端子とをLOC技術によって結合する。これにより、マルチチップモジュールの放熱効果を高めつつ、複数のチップを第1の基板に高密度実装して、マルチチップモジュールのチップ面積を削減できるとともに、チップ間ならびにチップ及び外部端子間の配線長を短縮して、マルチチップモジュール内における信号遅延を抑制できる。これらの結果、その製造工程を複雑化させ設計自由度を低下させることなく、マルチチップモジュール技術を用いたコンピュータ等の低コスト化を推進し、その高速化を推進することができる。




 

 


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