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発明の名称 半導体集積回路装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−29391
公開日 平成6年(1994)2月4日
出願番号 特願平4−179565
出願日 平成4年(1992)7月7日
代理人 【弁理士】
【氏名又は名称】筒井 大和
発明者 岡本 好彦 / 清水 真二
要約 目的
特定用途向け半導体集積回路装置(ASIC)開発期間を短縮する技術を提供する。また、ASICの製造歩留りを向上させる技術を提供する。

構成
半導体ウエハ1上の少なくとも一部に複数の半導体素子を規則的に配置し、前記半導体素子間を接続する配線のパターンを変えることによって2以上の品種の半導体集積回路装置を製造する際、あらかじめ第1層Al配線群および第2層Al配線群57の配線を使って半導体素子間を共通のパターンで接続した所定枚数の半導体ウエハ1を用意しておき、その後、前記半導体ウエハ1の第3層Al配線群59および第4層Al配線群61に所望の品種に対応した配線をパターン形成する。
特許請求の範囲
【請求項1】 半導体ウエハ上の少なくとも一部に複数の半導体素子を規則的に配置し、前記半導体素子間を接続する配線のパターンを変えることによって2以上の品種の半導体集積回路装置を製造する際、あらかじめ少なくとも一層の下部配線層の配線を使って半導体素子間を共通のパターンで接続した所定枚数の半導体ウエハを用意しておき、その後、前記半導体ウエハの上部配線層に所望の品種に対応した配線をパターン形成することを特徴とする半導体集積回路装置の製造方法。
【請求項2】 半導体ウエハの上部配線層に配線をパターン形成する工程に先立って、下部配線層の一部に形成したテストパッドにプローブを当接して回路の機能試験を行い、その結果に基づいて上部配線層の配線パターンを修正することを特徴とする請求項1記載の半導体集積回路装置の製造方法。
【請求項3】 上部配線層の一部に予備配線を形成し、前記予備配線を使って上部配線層の配線パターンを修正することを特徴とする請求項2記載の半導体集積回路装置の製造方法。
【請求項4】 電子線直描法またはレーザ直描法によって上部配線層に配線をパターン形成することにより、同一半導体ウエハ上に2以上の品種の半導体集積回路を形成することを特徴とする請求項1記載の半導体集積回路装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置の製造技術に関し、特に、特定用途向け半導体集積回路装置(ASIC)の製造に適用して有効な技術に関する。
【0002】
【従来の技術】特定用途向け半導体集積回路装置(ASIC)の製造工程では、所望の機能を備えた半導体集積回路を短期間に製造する方式として、あらかじめ複数の半導体素子を標準化して規則的に配置した半導体ウエハを用意しておき、その後、ユーザーの所望する機能に合わせて半導体素子間を結線する、いわゆるマスタースライス方式が実現されている。
【0003】
【発明が解決しようとする課題】近年、ASICは、回路の高集積化に伴って半導体素子間を接続する配線層の数が増大すると共に、機能の多様化に伴って品種の数も増大していることから、本来短期間になされるべき設計、製造が次第に長期化するという深刻な問題を抱えている。また、配線層数の増大に伴って、配線形成工程の歩留り低下も深刻な問題となっている。
【0004】そこで、本発明の目的は、ASICの開発期間を短縮することのできる技術を提供することにある。
【0005】本発明の他の目的は、ASICの製造歩留りを向上させることのできる技術を提供することにある。
【0006】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0008】(1) 本発明によるASICの製造方法は、少なくとも一層の下部配線層の配線を使って半導体素子間を共通のパターンで接続しておき、その後、上部配線層に所望の品種に対応した配線をパターン形成するものである。
【0009】(2) 本発明によるASICの製造方法は、少なくとも一層の下部配線層の配線を使って半導体素子間を共通のパターンで接続した後、下部配線層の一部に形成したテストパッドにプローブを当接して回路の機能試験を行い、その後、その結果に基づいて上部配線層の配線パターンを変更するものである。
【0010】
【作用】上記した手段(1) によれば、半導体素子の配置および下部配線層の配線パターンを2以上の品種で共通化しておくことにより、上部配線層の配線パターンを変えるだけで2以上の品種のASICを製造することができるので、ASICの開発期間を短縮することが可能となる。
【0011】上記した手段(2) によれば、半導体素子の製造工程から下部配線層の配線形成工程までに生じた不良を上部配線層の配線形成工程で修正することができるので、ASICの製造歩留りを向上させることができる。
【0012】
【実施例】図1は、本発明の一実施例であるASICを示す半導体ウエハの要部平面図である。なお、図1では、各配線層を見易くするために半導体素子および絶縁膜の図示は省略してある。
【0013】図1において、半導体ウエハ1の主面に形成された半導体チップ41A,41Bのそれぞれの最上層には、主に同図Y軸方向に沿って第4層Al配線群61が半導体チップ41A(41B)を略縦断するように多数本設けられている。また、この第4層Al配線群61の下層には、主に同図X軸方向に沿って第3層Al配線群59が半導体チップ41A(41B)を略縦断するように多数本設けられている。
【0014】上記第3層Al配線群59の下層には、主に同図Y軸方向に沿って第2層Al配線群57が半導体チップ41A(41B)を略縦断するように多数本設けられている。これら第4、第3、第2層Al配線群61,59,57は、それぞれの一部だけを図示してあるが、必要に応じて半導体チップ41A(41B)の主面のほぼ全域に形成される。
【0015】半導体チップ41Aの第4層Al配線群61のうち、81a〜81gは、それぞれ幅50μm程度の電源配線または基準電圧配線であり、84Yは、それぞれ幅10μm程度の第4層予備Al配線である。すなわち、第4層Al配線群61は、電源配線または基準電圧配線81a〜81gと第4層予備Al配線84Yとで構成されている。後に詳述するが、第4層予備Al配線84Yは、下部配線層の配線を形成した時点でテスティングを行い、その情報に基づいて上部配線層の配線パターンを変更する場合に使用される。
【0016】一方、もう一つの半導体チップ41Bの第4層Al配線群61も電源配線または基準電圧配線81a'〜81g'と第4層予備Al配線84Y'とで構成されているが、前記半導体チップ41Aの電源配線または基準電圧配線81a〜81gや第4層予備Al配線84Yとはパターンが異なっている。
【0017】半導体チップ41Aの第3層Al配線群59のうち、83a〜83hは、それぞれ幅2μm程度の信号配線であり、相互接続の必要に応じて配置される。また、83Xは、幅2μm程度の第3層予備Al配線である。すなわち、第3層Al配線群59は、信号配線83a〜83hと第3層予備Al配線83Xとで構成されている。この第3層予備Al配線83Xは、下部配線層の配線を形成した時点でテスティングを行い、その情報に基づいて上部配線層の配線パターンを変更する場合に使用される。
【0018】一方、もう一つの半導体チップ41Bの第3層Al配線群59も信号配線83a'〜83h'と第3層予備Al配線83X'とで構成されているが、前記半導体チップ41Aの信号配線83a〜83hや第3層予備Al配線83Xとはパターンが異なっている。
【0019】半導体チップ41A,41Bの第2層Al配線群57は、それぞれ幅2μm程度の信号配線82a〜82fで構成されている。これらの信号配線82a〜82fは、2つの半導体チップ41A,41Bで共通のパターンになっている。
【0020】第2層Al配線群57の下層には、図1には示されていない第1層Al配線群が主に同図X軸方向に沿って半導体チップ41A(41B)を略縦断するように多数本設けられている。前記第2層Al配線群57の信号配線82a〜82fと同様、この第1層Al配線群の配線も2つの半導体チップ41A,41Bで共通のパターンになっている。
【0021】次に、上記半導体チップ41Aの一部断面図である図2と、製造プロセスフローを示す図3とを用いて本実施例のASICの製造方法を説明する。
【0022】図2において、例えばp型シリコン単結晶からなる半導体チップ41Aの主面には、n+ 型シリコンからなるエピタキシャル層43が設けられる。このエピタキシャル層43の所定領域には酸化シリコンなどからなるフィールド絶縁膜44が設けられ、このフィールド絶縁膜44によって素子間および素子内各特性部が分離される。
【0023】上記フィールド絶縁膜44の下部には、p+ 型のチャネルストッパ領域45が設けられる。また、フィールド絶縁膜44で囲まれた領域のエピタキシャル層43には、p型の真性ベース領域46およびp+ 型のグラフトベース領域47がそれぞれ設けらる。
【0024】上記真性ベース領域46の一部にはn+ 型のエミッタ領域48が設けられ、このエミッタ領域48、前記真性ベース領域46、真性ベース領域46の下方におけるエピタキシャル層43とn+ 型の埋め込み層42とからなるコレクタ領域によってnpn型のバイポーラトランジスタが構成される。
【0025】同図において、符号49は埋め込み層42に接続されたn+ 型のコレクタ取り出し領域であり、符号50はフィールド絶縁膜44に連接された酸化シリコンなどからなる絶縁膜である。この絶縁膜50の一部には前記グラフトベース領域47、エミッタ領域48およびコレクタ取り出し領域49のそれぞれに対応して開孔50a〜50cが設けられる。
【0026】上記グラフトベース領域47には、上記開孔50a〜50cを通じて多結晶シリコンからなるベース引出し電極51が接続され、エミッタ領域48には多結晶シリコンからなるエミッタ電極52が接続される。なお、符号53,54は、それぞれ酸化シリコンなどからなる絶縁膜である。
【0027】上記のバイポーラトランジスタは、半導体チップ41Aの主面に標準化されて規則的に配置される。所望の機能を備えたASICは、これらバイポーラトランジスタを組合わせて相互に結線することにより製造することができる。そして、2以上の品種のASICを効率よく製造するために、各トランジスタは、半導体チップ41A,41Bで共通の配置になっている。
【0028】同図において、符号55a〜55cは第1層Al配線群を構成する配線であり、そのうち、配線55aは絶縁膜54に設けられた開孔54aを通じてベース引出し電極51に、配線55bは開孔54bを通じてエミッタ電極52に、配線55cは開孔54cおよび前記開孔50cを通じてコレクタ取り出し領域49にそれぞれ接続される。
【0029】同図において、符号56は、例えば窒化シリコン膜とスピンオングラス(SOG)膜と酸化シリコン膜との積層膜からなる層間絶縁膜である。この層間絶縁膜56の上層には、第2層Al配線群57を構成する配線57aが設けられる。この配線57aは、層間絶縁膜56に設けられた開孔56aを通じて第1層目の配線55cに接続される。
【0030】上記第1層目の配線55a〜55cおよび第2層目の配線57aは、前記トランジスタと同様、2以上の品種のASICを効率よく製造するために、半導体チップ41A,41Bで共通のパターンになっている。すなわち、図3に示すように、本実施例では、トランジスタの製造工程から第1層目および第2層目の配線形成工程までを標準化(マスタースライス化)している。なお、第2層目の配線57aを形成した後、その上層には、例えば前記層間絶縁膜56と同様の構成からなる層間絶縁膜58が設けられる。
【0031】そして、上記層間絶縁膜58の形成工程までが完了した半導体ウエハ1をストックしておき、ユーザーの所望する機能に合わせて第3層目および第4層目の配線をパターン形成することにより、所望の品種のASICを実現する。すなわち、本実施例によれば、第3層目および第4層目の配線のパターンを変えるだけで2以上の品種のASICを製造することができるので、トランジスタの製造工程のみを標準化する従来のマスタースライス方式に比べて、ASICの製造期間を大幅に短縮することが可能となる。
【0032】次に、本実施例では、層間絶縁膜58に第2層目の配線57aと第3層目の配線59aとを接続するための開孔58aを形成する工程に先立って、半導体ウエハ1をテスト工程に移し、図4(a) に示すように、層間絶縁膜58の一部を開孔して第2層目の配線57aの一部を露出させ、テストパッド20を形成する。
【0033】続いて、上記テストパッド20に図示しないプローブを当接して回路構造の機能試験を実施し、欠陥の有無や欠陥の位置情報を把握すると共に、図4(b) に示すように、テストパッド20の表面をライトエッチし、プローブの当接によって生じた傷や異物を除去する。その際、テストパッド20そのものをエッチングで除去してもよい。その後、図4(c) に示すように、層間絶縁膜58上に第3層目の配線59a〜59cを形成し、例えば前記層間絶縁膜58と同様の構成からなる層間絶縁膜60でこの配線59a〜59cを被覆する際、テストパッド20も同時に被覆する。
【0034】上記の機能試験によって回路に欠陥が見出された場合は、欠陥情報に基づいて配線修正や冗長セルへの切り替えなどによる論理(設計)変更を実施し、変更された設計データに基づいて第1層目または第2層目の配線の欠陥部の除去、層間絶縁膜58に形成する開孔58aの位置変更、第3層目または第4層目の配線のパターン変更などを行って回路の致命的な欠陥を除去する。
【0035】上記配線修正や、第3層目の配線59a〜59cおよび第4層目の配線61a〜61cのパターン形成は、後述する電子線描画装置またはレーザ描画装置を用いて行う。これにより、同一半導体ウエハ1上の半導体チップ41A,41Bに異なる品種のASICを形成することが可能となる。また、同一の品種であっても、描画パターンを修正し、別の品種と見做すことで、同様に異なる品種のASICを形成することが可能となる。
【0036】図5は、上記配線修正や、第3層目の配線59a〜59cおよび第4層目の配線61a〜61cのパターン形成に用いる電子線描画装置100の全体構成図である。
【0037】表面に電子線レジストがスピン塗布された半導体ウエハ1は、水平面内において移動自在なXYステージ101上の試料台102に搭載される。このXYステージ101の上方には、電子線源103が配置されており、この電子線源103から半導体ウエハ1上のそれぞれの半導体チップ41A,41Bに電子線Eが照射される。
【0038】電子線源103と試料台102との間には、ビーム成形器104、副偏向器105、主偏向器106、対物レンズ107などからなる電子光学系が配置されており、電子線源103から照射される電子線Eは、この電子光学系を通過することによって半導体チップ41A,41Bの任意の位置に指定寸法の電子ビームとして照射される。
【0039】全体の制御を行う制御計算機108は、ハードディスクなどの大容量記憶装置、VDTなどの入出力装置およびCPUなどからなる。この制御計算機108には、前述したプローブテストの欠陥情報に基づいて設計変更された半導体チップ41A,41Bに対して露光すべき描画データを格納する描画データ格納部109が設けられており、制御プログラムによって適宜選択された描画データが必要に応じて高速アクセスが可能な第1バッファメモリ110に転送され、演算部111によって処理される。
【0040】上記演算部111は、成形信号発生部112および成形器制御部113を介してビーム成形器104を制御し、電子線Eの光電子面の形状を所望の状態に制御する。主偏向器106は、主偏向制御部114および主偏向信号発生部115を介して演算部111に制御され、半導体ウエハ1に対する電子線Eの照射領域の軸を定める動作を行う。
【0041】上記副偏向器105は、副偏向制御部116および副偏向信号発生部117を介して演算部111に制御され、主偏向器106によって定められた照射範囲内における電子線Eの照射位置の制御を行う。すなわち、半導体ウエハ1に対する電子線Eの照射位置は、主偏向器106と副偏向器105とによる偏向量を重畳させることによって制御される。
【0042】副偏向信号発生部117および主偏向信号発生部115は、第2バッファメモリ118を介して制御計算機108に接続されており、演算部111から与えられる描画データに基づいた幾何学的なパターンデータに対して種々の補正を施して、副偏向器105および主偏向器106の制御を行う。
【0043】半導体ウエハ1を載置する試料台102は、試料台制御部119を介して制御計算機108により制御される。試料台制御部119は、試料台102の変位量を精密に測定するレーザ干渉計120からの計測値に基づいて、制御計算機108から指令された位置に試料台102を移動させる動作を行う。
【0044】試料台102の側方近傍には、電子検出器121が配置されており、半導体ウエハ1上の位置合わせマークに電子線Eを照射した際に発生する二次電子などを電子線Eの走査と同期して検出することにより、上記位置合わせマークの位置を特定する動作を行う。
【0045】上記位置合わせマークの位置情報は、座標変換部122を介して所定の基準座標系における値に変換されて制御計算機108に入力され、全体の動作の制御などに用いられると共に、第2バッファメモリ118にも入力され、主偏向器106および副偏向器105の補正制御に用いられる。
【0046】試料台102の近傍には、半導体ウエハ1の高さを測定する光源123が配置される。光源123は、半導体ウエハ1の表面に対して所定の傾斜角度でHe−Neレーザビームを照射する位置に配置される。光源123から放射され、試料台102の表面で反射したレーザビームは、光ポジションセンサ124によって検出され、照射部位における半導体ウエハ1の高さが精密に測定される。
【0047】このようにして検出された半導体ウエハ1における電子線Eの照射部位の高さ情報は、座標変換部122を介して所定の基準座標系に変換され、第2バッファメモリ118に格納される。制御計算機108や対物レンズ制御部125は、この高さ情報を参照して対物レンズ107による電子線Eの半導体ウエハ1に対する焦点合わせ動作の制御を行う。
【0048】上記第3層目の配線59a〜59cを被覆する層間絶縁膜60の上層には、第4層目の配線61a〜61cがパターン形成される。これらの配線61a〜61cは、例えば酸化シリコンからなる絶縁膜62、窒化シリコンからなる絶縁膜63および酸化シリコンからなる絶縁膜64によって構成されたパッシベーション膜65によって被覆される。
【0049】上記パッシベーション膜65の一部には開孔65aが形成され、この開孔65aを通じて第4層目の配線61bの上にクロム(Cr)層66が形成される。このCr層66の上には、銅(Cu)−錫(Sn)系の金属化合物層67を台座として、鉛(Pb)−Sn系の合金からなる半田バンプ68が形成される。
【0050】このように、本実施例によれば、第2層目の配線57aを形成した後に回路構造の機能試験を実施し、トランジスタの製造工程から第2層目の配線57aをパターン形成する工程までに生じた欠陥を第3層目および第4層目の配線をパターン形成する工程で修正することにより、ASICの製造歩留りを向上させることができる。
【0051】以上、本発明者によってなされた発明を前記実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0052】
【発明の効果】本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0053】(1) 本発明によれば、半導体素子の配置および下部配線層の配線パターンを2以上の品種で共通化しておくことにより、上部配線層の配線パターンを変えるだけで2以上の品種のASICを製造することができるので、ASICの開発期間を短縮することが可能となる。
【0054】(2) 本発明によれば、半導体素子の製造工程から下部配線層の配線形成工程までに生じた不良を上部配線層の配線形成工程で修正することができるので、ASICの製造歩留りを向上させることができる。




 

 


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