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発明の名称 半導体装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−5855
公開日 平成6年(1994)1月14日
出願番号 特願平4−160618
出願日 平成4年(1992)6月19日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 木村 紳一郎 / 野田 浩正 / 堀内 勝忠 / 久本 大
要約 目的
加工に際した表面の荒れを解決し、積み上げ拡散層型半導体装置の能力を最大限に引き出す半導体装置を提供することにある。

構成
積み上げ拡散層3として非晶質シリコンを堆積する工程、予め打ち込んだ不純物層を、自己整合で分離する工程を含む半導体装置の製造方法。
特許請求の範囲
【請求項1】素子分離領域を持つ第1導電型の半導体基板に、ある間隔で形成された第2導電型の半導体領域が存在し、前記半導体基板とゲート絶縁膜を介して接触しているゲート電極に電圧を印加することによって、前記第2導電型の半導体領域間に流れる電流を制御する半導体装置の製造方法において、前記半導体基板上に、非晶質である第2導電型の導電体と絶縁膜の積層膜を堆積する工程と、前記積層膜を分離して、前記第2導電型の半導体領域を形成する工程と、前記積層膜の分離溝を通して、前記半導体基板とは導電型の異なる不純物をイオン打ち込む工程と、前記積層膜の側壁のみを絶縁膜で被う工程と、前記側壁絶縁膜で被われていない基板部分を掘って、不純物打ち込み領域を分離する工程と、基板表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接するゲート電極を形成する工程と、前記ゲート電極を被覆する層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して前記ゲート電極,前記第2導電型の積層膜、および前記半導体基板に達する開口部を形成する工程と、前記開口部を通して、前記ゲート電極,前記第2導電型の積層膜、および前記半導体基板に接触する配線を形成することを特徴とする半導体装置の製造方法。
【請求項2】請求項1において、前記第2導電型の一部を構成する積層膜は、第2導電型の不純物を含む非晶質シリコンと絶縁膜の積層膜、もしくは、第2導電型の不純物を含む非晶質シリコンと金属の珪化物と絶縁膜の積層膜からなる半導体装置の製造方法。
【請求項3】請求項2において、前記金属の珪化物は、タングステン,モリブデン,コバルト,チタン,ニッケルなどの金属と、シリコンの化合物である半導体装置の製造方法。
【請求項4】請求項1において、前記第2導電型の一部を構成する積層膜の側壁を被う側壁絶縁膜は、窒化膜である半導体装置の製造方法。
【請求項5】請求項1において、前記ゲート絶縁膜はシリコンの酸化膜、もしくはシリコンの酸化膜と五酸化タンタルの積層膜からなり、さらに、ゲート電極は不純物を含む多結晶シリコン膜,不純物を含む多結晶シリコン膜と金属の珪化物との積層膜、もしくは、タングステンやモリブデンの高融点金属膜からなる半導体装置の製造方法。
【請求項6】請求項1において、同一半導体基板上に、導電型の異なる半導体領域が存在し、それぞれの半導体領域に、前記半導体基板とは導電型の異なる半導体装置を同時に形成する半導体装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に係り、特に、拡散層領域を半導体基板上に積み上げた構造の半導体装置を、高精度で製造する方法に関する。
【0002】
【従来の技術】シリコンLSI(Large Scale Integrated circuits)を支えてきた金属/酸化膜/半導体からなる電界効果トランジスタ(MOSFET:Metal Oxide SemiconductorField Effect Transistor)は、これまで、比例縮小則という基本概念に従って、寸法の微細化が達成されてきた。この比例縮小則は、微細化に伴って顕著になるしきい値電圧の低下や、パンチスルーを抑制するために、寸法に応じて、電源電圧を減少し、ゲート酸化膜を薄膜化し、拡散層を浅くし、さらに、基板の濃度を増加させるものである。基板濃度の増加に伴って、拡散層から延びる空乏層の幅が小さくなり、拡散層の間隔を狭めることが可能となる。その結果、消費電力は低下し、動作速度は向上するという性能の改善が達成されてきた。
【0003】しかし、図15に示したように、従来型のMOSFETでは、拡散層6が基板の中に形成され、さらに、この拡散層の形成には、イオン打ち込み法を用いるために、その拡散深さには限界がある。通常では、0.1μm 以下の拡散層を形成するのは困難である。特に、正孔をキャリアとする、p型の半導体装置では、拡散係数の大きなボロンを用いるために、砒素のように拡散層係数の小さな不純物が使用できるn型の半導体装置に比べて、拡散層は深くなる。拡散層の深さは、半導体の動作可能寸法(図15において、10で示したゲート電極の横方向寸法)に影響し、浅いほど寸法は小さくなる。
【0004】また、ゲート酸化膜9の薄膜化は、酸化膜のトンネルリークで決まり、4nm程度が限界であるとされている。さらに、基板濃度の上昇は、しきい値電圧の上昇を招き、かつ、拡散層容量の増加,拡散層耐圧の低下といった、性能劣化の原因になる。
【0005】このような観点から、これまで使用されてきたMOSFETは、ゲート寸法で0.2から0.3μm が微細化の限界であると考えられる。
【0006】ここで、1は半導体基板、2は素子間分離酸化膜、6は拡散層、9はゲート酸化膜、10はゲート電極、12は層間絶縁膜、13はコンタクト孔、14は配線である。
【0007】一方、高集積メモリの代表である、ダイナミック−ランダム−アクセスメモリ(DRAM;Dynamic Random Access Memory)は、現在、0.5μm技術を用いた16メガビットの量産化が推進されている。このままのペースで高集積化が進行すると、西暦二千年には、1ギガビットメモリが要求され、この時の設計寸法は0.2μm 以下でなければならない。しかし、上述のように、従来構造のMOSFETの微細化には限界がある。
【0008】この微細化限界を突破できる可能性のあるトランジスタ構造として、図16に示した、溝型ゲートのMOSFETが提案されている。このトランジスタ構造は、特開昭60−124874号,同62−35570 号公報にも開示されているように、拡散層の一部を基板1や、素子間分離酸化膜2の上に積み上げた構造になっており、ここからの不純物拡散を用いて、基板の内部の拡散層6を形成する。また、トランジスタのチャネル部分は、基板1内部の溝の側壁に形成されるために、溝の深さに応じて、チャネル長を変化させることができる。このため、平面寸法では動作限界であっても、基板の中の実質的なチャネル長は長いために、安定動作をするMOSFETを作成することが可能になる。
【0009】ここで、1は半導体基板、2は素子間分離酸化膜、3は積み上げたシリコン膜、4は絶縁膜、6は基板内部の拡散層、8は側壁絶縁膜、9はゲート酸化膜、10はゲート電極、12は層間絶縁膜、13はコンタクト孔、14は配線である。
【0010】
【発明が解決しようとする課題】これまでの積み上げ型MOSFETでは、基板1上に多結晶シリコン3を堆積させ、これにイオン打ち込み法を用いて不純物を導入に、さらに熱処理によって不純物を拡散させるという手法が用いられてきた。多結晶シリコンの堆積には、公知の化学的気層成長法が用いられてきた。しかし、多結晶シリコンは、文字どうり多数の結晶粒からなり、堆積した膜の表面は、結晶方位の違いによる凹凸が存在する。この多結晶シリコンを、積み上げ拡散層にするために、基板上で分離するが、基板と同じ物質であるため基板が掘れる。その際、多結晶シリコン表面の凹凸がそのまま基板に転写され、チャネルとなる基板領域が荒れる。このMOSFETでは、この領域がそのままチャネルとなるために、表面の凹凸は電流の減少や界面準位の増加など、性能劣化の原因となる。
【0011】また、基板内部の拡散層6は、上述したように、積み上げた多結晶シリコン3からの不純物拡散で作るために、ゲート電極10と、積み上げた多結晶シリコン3を絶縁するための側壁酸化膜8の下の不純物分布や、ソースとドレイン端の不純物は、全て熱処理によって制御しなければならない。図16に示したように、単体のMOSFETの場合には、1種類の不純物拡散を考慮すればよいが、一般的には、導電型の異なる2種類のMOSFETが混在する、相補型であるため、どちらの不純物にとっても最適な熱処理温度を設定するのは、ほとんど不可能である。特に、n型のMOSFETで用いられる砒素と、p型で用いられるボロンでは、拡散係数が大きく異なるため、砒素に最適な温度では、ボロンは拡散しすぎてしまう。
【0012】
【課題を解決するための手段】以上述べてきたように、図16に示した積み上げ型拡散層のMOSFETは、従来構造の微細化限界を突破できる可能性をもつが、これまでの製造方法では、チャネル領域が荒れることによる特性劣化や、種類の異なるMOSFETを同時に、しかも同じ基板上に作るのが難しいなどの欠点がある。
【0013】積み上げた拡散層を分離する際の基板の荒れは、積み上げるのが多結晶シリコンであることに起因している。多結晶シリコンであるがゆえに、膜の中には結晶方位の異なる結晶粒が存在し、それらは膜形成時の成長速度も違うために、表面には凹凸が存在する。そこで、本発明では、多結晶シリコンではなく、結晶粒の存在しない非晶質シリコンを堆積させた。非晶質シリコン膜の表面は非常に滑らかなため、積み上げ拡散層の分離に際しても、削られた基板表面は、滑らかな状態が保たれる。本発明の好ましい実施例として、ジシランと呼ばれる、シリコンと水素の化合物を用い、520℃で成長させる方法を用いた。
【0014】次に、この非晶質シリコンに不純物をイオン打ち込みし、さらに、その表面全体に酸化膜(図16の4で示した部分。)を堆積するが、この際、その成長温度が高いと、非晶質シリコンは多結晶化してしまうために、本発明では、500℃以下の温度で膜成長が可能な方法を採用した。
【0015】また、基板の中の拡散層領域の一部は、積み上げたシリコン膜を、後に熱処理してそこからの拡散で形成する。上述したように、同一基板上に種類の異なるMOSFETを作るために、チャネル領域に拡散層となる不純物を予めイオン打ち込みし、基板に溝を形成することで、チャネル部分の不純物領域のみを除去する方法を採用した。
【0016】
【作用】非晶質シリコンであるために、堆積した膜の表面は非常に滑らかであり、この膜をシリコン基板上で分離しても、基板にできる溝の表面は、その滑らかさが保たれる。一方、多結晶シリコンの場合には、表面の凹凸が基板に転写され、表面が荒れてしまう。このように、表面が滑らかであることは、MOSFETの特性向上に不可欠であり、非晶質シリコンにして、はじめて実現可能となる。表面が滑らかである結果、そこに成長するゲート絶縁膜にも、目覚ましい特性改善が見られ、絶縁耐圧が向上する。
【0017】さらには、MOSFETのソースドレイン端の不純物分布が、熱処理にあまり依存すること無く、制御性の良いイオン打ち込み法で調整できるため、相補型素子の作成が容易になる。
【0018】
【実施例】以下、本発明の第1の実施例の製造方法を、図1ないし図14を用いて説明する。
【0019】まず、図1に示したように、ボロンを不純物として5×1015/cm3 以上含むp型の半導体基板1上に、公知の選択酸化膜成長法を用いて、所望の部分にのみ、素子間分離酸化膜2を成長させる。酸化膜の成長温度は1000℃、酸化膜の膜厚は250から350nmとした。選択酸化法は、窒化膜で表面を被われたシリコン基板表面は、酸化されないことを利用する技術である。その際、窒化膜をマスクにして、基板と同じ導電型の不純物、この場合には、ボロンを1×1013/cm2 程度のドーズ量でイオン打ち込みする。これによって、素子分離酸化膜を囲むように、基板濃度よりは高い高濃度領域が形成され、素子分離特性が改善する。
【0020】次に、図2に示したように、半導体基板表面を露出させ、この表面に自然酸化膜等の極薄酸化膜が形成されない条件下で、非晶質シリコン3を公知の化学的気層成長法で堆積する。手順は以下の通りである。まず、反応炉を200℃程度の温度に設定し、窒素ガスなどの不活性ガスを十分に流し込んで、反応炉から酸素を完全に追いだしておく。そして、大気中の酸素を巻き込まないように注意しながら基板を炉内に装填する。さらに、炉内を真空に引きながら、温度を520℃程度まで上昇させる。ここに、Si26(ジシラン)を導入すると、清浄な界面を有する非晶質シリコン3が堆積する。膜厚は100nmとした。この非晶質シリコン3に、基板1とは導電型の異なる不純物、具体的には、燐を20KeV,2×1015/cm2のドーズ量でイオン打ち込みした。この条件では、燐は非晶質シリコンの膜内に留まり、基板までは到達しない。
【0021】この非晶質シリコン膜3の上に、図3のように酸化膜4を堆積する。この酸化膜4は、通常、750℃程度の温度で、公知の化学的気層成長法を用いて成長させる。しかし、この温度では、非晶質シリコン膜3が多結晶に変化してしまい、酸化膜4との界面に結晶粒界に起因する、凹凸が発生する。この凹凸は、多結晶シリコンを直接堆積させた場合に比べて、はるかに小さいが、シリコン膜3の加工に際して、基板1の表面に転写されるのは明らかである。
【0022】また、非晶質シリコン膜3には燐をイオン打ち込みしているので、750℃程度の温度でも、燐はシリコン膜から基板に拡散し、素子間分離酸化膜2の端にもぐり込む可能性がある。後述するように、基板に入った不純物は、基板エッチング時に除去されるが、素子間分離酸化膜2の端にもぐり込んだ不純物は、リーク電流の経路となるので好ましくない。
【0023】そこで、本発明では、450℃で酸化膜を堆積する方法を採用した。750℃での酸化膜形成と、450℃での形成は本質的には同じであり、化学的気層成長法を用いるが、前者が通常は希薄なガス雰囲気で行われるのに対して、後者は大気圧下で成長が行われる。また、温度が違うために、形成される酸化膜の緻密性なども異なる。しかし、後述するように、非晶質シリコン膜3を分離した後で、800℃程度の熱処理を加えるために、その後は、膜の性質には大きな違いはなくなる。ここでは、150nmの酸化膜を堆積させた。
【0024】本実施例では、積み上げ拡散層はシリコン膜からなるが、これをさらに低抵抗化するために、シリコン膜と金属珪化物の積層膜からなる、積み上げ拡散層も試作した。この場合も同様に、非晶質シリコンを堆積し、この表面にタングステンシリサイドを、公知のスパッタ法を用いて堆積する。堆積温度を350℃程度にすると、シリサイド膜も非晶質のままである。膜厚は、シリコン膜が50nm,シリサイド膜も50nmである。シリコン膜への不純物の導入は、このシリサイド膜を通したイオン打ち込みで行う。
【0025】次に、図4に示したように、酸化膜4および非晶質シリコン膜3を、積み上げ拡散層のソースおよびドレインになるように分離する。そこで、同図には示していないが、基板全面に光に感光する有機膜を塗布し、これを公知の光リソグラフ技術を用いて所望のパターンにした。これをマスクにして、まず、公知のドライエッチ法を用いて酸化膜4をエッチングし、マスクとなった有機膜を除去した後に、こんどは、酸化膜4をマスクにして下地の非晶質シリコン膜3を加工した。このように、有機膜を除去して、酸化膜をマスクにしてシリコン膜を加工するのは、シリコン膜と酸化膜の選択性を上げるためである。
【0026】ところで、本発明の製造方法で作成される半導体装置は、後述するように、積み上げた拡散層の間隙に、自己整合的にゲート電極が形成される。1ギガビットレベルで必要とされる0.1から0.15μmのゲート長の半導体装置を作成するためには、積み上げ拡散層の間隙は予め狭いほうが良い。すなわち、たとえ自己整合でゲート長が決定できるとは言っても、この間隙が例えば0.5μm もあったのでは、後述するように、側壁酸化膜が0.2μmなければ、0.1μmのゲート長にはならない。その結果、半導体装置のソースとドレインに、寄生抵抗が接続された格好になり、特性劣化の原因となる。
【0027】そこで、本発明では、公知の位相シフト法を採用した。従来は同じ位相の光を用いてパターン形成していたのに対して、位相シフト法は、位相が180度反転することによって、光強度がゼロになることを積極的に利用して、光リソグラフィの加工限界以下の寸法を実現する方法である。位相シフト法は、特に、図4に示したような、二つの島に分離する工程に最適であることが知られている。本実施例でも、この位相シフト法を用いて、光リソグラフィの波長である、365nmよりも狭い、250nm程度の間隔で、積み上げ拡散層を分離することに成功した。
【0028】ところで、積み上げた非晶質シリコン3と基板1とは同じ物質であるために、非晶質シリコンの加工に際して、図4に示したように、基板がある程度削れてしまう。これは、積み上げ拡散層が素子間分離酸化膜2の上に堆積されているために、その加工に際して、段さの分だけ、非晶質シリコン膜3を余分にエッチングしなければならないからである。本実施例では、0.05μm だけ基板が削れた。
【0029】次に、積み上げ拡散層4の間隙に、基板とは導電型の異なる不純物をイオン打ち込みするために、図5に示したように、酸化膜5を10nmの厚さで堆積し、不純物の深さのコントロールを行うと共に、イオン打ち込みに伴う汚染物質が基板に入らないようにする。酸化膜5は10nmと非常に薄いため、均一性良く形成する必要上、750℃での、低圧化学的気層成長法を採用した。この酸化膜形成時の熱処理によって、非晶質であったシリコン膜3は多結晶シリコンに変化し、さらには、このシリコン膜に打ち込んだ燐の一部が基板に拡散して、拡散層を形成する。また、シリコン膜3上の酸化膜は、熱処理による焼きしめの効果によって、密度が向上する。
【0030】そして、図6に示したように、基板の中に形成された拡散層6と同じ導電型の拡散層7を、イオン打ち込み法を用いて、積み上げ拡散層3の間隙に形成する。具体的には、浅い接合が形成できる砒素を、10から20KeVのエネルギで、1×1015/cm2 程度打ち込んだ。
【0031】この保護膜となった酸化膜5を除去した後に、図7に示したように、基板全体に窒化膜8を、これも公知の低圧化学的気層成長を用いて堆積する。膜厚は、積み上げ拡散層3の間隔にも依存するが、本発明では、側壁窒化膜8で挾まれた間隙が0.1μm以下の寸法になるように、膜厚を調整した。具体的には、0.05から0.1μm の窒化膜を堆積させた。窒化膜8の堆積温度は770℃であり、この処理の間に、基板に打ち込まれた砒素7は熱アニールを受けることになり、イオン打ち込みに伴う結晶欠陥が修復され、また、わずかではあるが、砒素が基板内部に拡散する。拡散深さは、0.05μm 程度である。
【0032】次に、窒化膜8を公知の異方性エッチ法で全面エッチングすると、図8に示したように、積み上げた拡散層3,4の側壁にのみ窒化膜8が残り、側壁窒化膜を形成することによって、積み上げ拡散層が自己整合的に絶縁される。その際、積み上げ拡散層の間隙である基板領域が露出する。ここで、側壁を絶縁するのに窒化膜を用いた理由は、下地となる酸化膜との選択比を利用して、その加工に際して、素子間分離酸化膜2や積み上げ拡散層3上の酸化膜4が削られないようにするためである。
【0033】側壁窒化膜8の形成によって、積み上げ拡散層の間隙の基板領域が露出する。この部分には、予め砒素が打ち込まれているので、この砒素が打ち込まれた領域を掘り下げて、図9に示したように、チャネル領域が拡散層7の深さより、わずかに深い位置に存在するようにする。具体的には、公知の異方性ドライエッチ法を用いて、基板を0.06μm だけ掘った。この基板に掘る深さに応じて、半導体装置の実効的なチャネル長を調整することが可能である。
【0034】基板エッチングによって、基板にはダメージが入り、このままゲート酸化膜などを形成すると、界面準位や耐圧低下の原因になる。このダメージが入る層は、表面から数十Åの深さ程度なので、このダメージ層を公知の基板表面洗浄法で除去した。そして、清浄化した基板の表面に、図10に示したように、ゲート酸化膜9を成長させる。ゲート酸化膜には、従来の半導体装置のように、基板表面を酸化することによるシリコン酸化膜も使えるが、本半導体装置の製造方法では、熱処理による拡散層7の広がりを抑えるために、高温熱処理を必要としない、酸化膜の堆積法を用いた。特に、本実施例では、酸化タンタル膜を用いた。酸化タンタル膜は、シリコン酸化膜に比べて誘電率が大きいために、実効的にシリコン酸化膜より薄い膜を形成することができる。特に、シリコン酸化膜は4nm程度に薄膜化限界が存在するが、酸化タンタル膜を用いると、実効的に2から3nmの酸化膜にすることも可能である。本実施例では、シリコン酸化膜換算で、3nmになるように設定した。
【0035】酸化タンタル膜の形成には、公知の反応性スパッタ法を用いた。この方法は、タンタルのターゲットをアルゴンと酸素の混合ガスでスパッタし、基板上に酸化タンタルを堆積させる膜形成法である。基板がプラズマの雰囲気にさらされるために、基板にダメージが入りやすい。そこで、本実施例では、酸化タンタル膜の形成後に、酸素雰囲気で熱処理を行い、酸化タンタルと基板との界面に薄いシリコン酸化膜を成長させた。これによって、界面特性は、シリコン酸化膜と遜色ないまでに改善する。
【0036】次に、図11に示したように、全面にゲート電極10を堆積する。上述したように、本実施例ではゲート酸化膜9に酸化タンタル膜を用いているので、ゲート電極には、酸化タンタル膜と反応しないタングステンを用いた。従来の半導体装置では、不純物を含んだ多結晶シリコンが用いられてきたが、多結晶シリコンは、酸化タンタル膜から酸素を奪いとる性質があるために、今回の構造には使用できない。ところで、タングステンのシート抵抗は1Ω/□であり、多結晶シリコンの50Ω/□に比べてはるかに小さい。その結果、ゲート抵抗が小さくなる利点がある。
【0037】この上に、図12に示したように、光感光性の有機膜11を塗布し、ゲート電極パターンにした後に、これをマスクにして、下地のタングステン10を加工する。タングステンの加工に際しては、積み上げ拡散層3上の酸化膜4が下地になり、ゲート電極を加工にさらすことがない。このように、ゲート電極10加工を、薄いゲート絶縁膜9の上で行う必要がないのが、本半導体装置の製造法の特徴の一つである。このため、タングステン電極と酸化タンタル膜のように、あまり選択比が大きくないものについても、基板に損傷を与えることなく、ゲート電極の加工ができる。
【0038】次に、図13に示したように、表面に層間絶縁膜12を堆積する。本発明では、燐を4モル%程度含んだ酸化膜と有機ガラスの積層膜を堆積させて、平坦化を行った。積層膜の膜厚は0.5μm である。この層間絶縁膜12に、同図に示したように、コンタクト孔13を開口し、積み上げ拡散層3を露出させる。この断面図には示されないが、ゲート電極10と半導体基板1にもコンタクト孔が開口する。
【0039】最後に、このコンタクトに金属を埋めて、図14に示したような配線パターンを形成して、本発明の半導体装置の製造方法が完結する。なお、金属には、シリコンを含むアルミニウムを用いた。
【0040】次に、本発明の半導体装置の製造方法を用いた相補型半導体装置の製造方法に関して説明する。相補型半導体装置は、同一基板上に、導電型の異なる半導体装置を作成するが、本質的な製造方法は、前述した単体の半導体装置の場合と同じである。
【0041】まず、同一の半導体基板表面に、導電型の異なる領域を作成する。ここでは、その製造方法の詳細には言及しないが、概略以下の通りである。まず、基板表面に窒化膜を堆積して、一方の導電型にする基板領域を開口する。ここに、燐イオンを1〜10×1012/cm2 程度打ち込む。この領域はn型103になる。イオン打ち込み後、表面を酸化すると、窒化膜で被われていないn型領域表面には酸化膜が成長する。選択酸化のマスクとなった窒化膜を除去すると、n型領域には酸化膜が成長しているので、これをマスクに、残りの領域に、ボロンを1〜10×1012/cm2 程度打ち込む。この領域はp型102になる。そして、拡散深さが所望の値になるように、基板に熱処理を与える。これによって、1枚のマスクで、二つの導電型領域を作成することができる。
【0042】このように、同一基板上に二つの導電型領域を形成した後に、図17に示したように、選択酸化法を用いて、素子間分離酸化膜2を形成する。
【0043】基板表面を清浄にし、表面全体に、図18に示したように、非晶質シリコンを堆積する。そして、同図に示したように、一方の導電型領域に有機膜のマスク11を形成し、露出したシリコン膜3に不純物をイオン打ち込みする。ここでは、基板がp型102の領域では、シリコン膜に燐を、n型103の領域上のシリコン膜にはボロンを打ち込んだ。イオン打ち込みのドーズ量は、両者共に、1〜5×1015/cm2 である。また、不純物イオンは基板に到達しないよう、打ち込みエネルギを設定した。
【0044】イオン打ち込みによる表面の汚染等を除去した後、図19に示したように、基板全体に酸化膜4を堆積する。堆積温度は、前述したように、シリコン膜3からの不純物拡散を防ぐために、450℃での堆積法を用いた。
【0045】次に、図20に示したように、シリコン膜3と酸化膜4を、積み上げ拡散層に分離する。ここでも前述したように、位相シフト法を用いて0.2μm の間隔に分離した。この際、基板が50nm程度削れる。
【0046】積み上げ拡散層の加工に伴う汚染等を、洗浄法を用いて除去した後に、基板全体に、次のイオン打ち込み工程での汚染防止膜、およびイオンの深さ制御膜となる酸化膜5を10nm堆積する(図21)。この膜の堆積には、前述したように、750℃での酸化膜成長法を用いた。この熱処理の過程に、積み上げた拡散層3は、非晶質から多結晶に変化し、また、シリコン膜3中の不純物が基板に拡散する。
【0047】次に、図22に示したように、チャネル領域となる、積み上げ拡散層3の間隙に、予め、拡散層を形成するために、不純物をイオン打ち込みする。基板の導電型が異なるために、一方の領域を有機膜11で被い、これをマスクに用いる。p型の基板には、砒素を20KeV,2×1015/cm2 の条件で打ち込み、n型の基板には、ボロンをBF2として、20KeV,2×1015/cm2の条件でイオン打ち込みした。これによって、同図中に示したように、拡散層領域7が形成される。
【0048】イオン打ち込みに伴う汚染等を洗浄法で除去した後に、図23に示したように、積み上げ拡散層3の側壁絶縁膜となる窒化膜8を、100nmの膜厚で堆積する。形成温度は750℃である。
【0049】この窒化膜に、全面エッチを施すと、図24に示したように、表面とに段さのある、積み上げ拡散層の側壁にのみ窒化膜が残り、側壁窒化膜8ができる。この際、チャネル領域となる、積み上げ拡散層の間隙である基板領域が露出する。
【0050】次に、図25に示したように、この露出した基板部分のみを掘り下げることで、側壁窒化膜8下の拡散層を保護しながら、チャネルとなる領域の不純物層7を除去する。この工程によって、半導体装置の拡散層が分離される。基板を掘る深さは、不純物層の深さに依存するが、n型,p型ともに0.05μm 程度なので、本実施例では、0.05から0.06μmだけ基板を掘った。
【0051】つぎに、この基板の加工に伴う表面の損傷などを除去し、清浄化した後に、第1の実施例でも述べたように、酸化タンタル膜9を、ゲート酸化膜として堆積する(図26)。前述したように、反応性スパッタ法を用いて酸化タンタル膜を堆積し、さらに、酸素雰囲気で熱処理をすることで、酸化タンタル膜と半導体基板との間に、界面特性に優れた、熱酸化膜を成長させる。この処理によって、ゲート酸化膜の界面特性や耐圧が向上する。
【0052】次に、図27に示したように、ゲート電極10としてタングステンを堆積し、これを、図28に示したように、所望のゲート電極形状に加工する。
【0053】さらに、図29に示したように、基板全面を層間絶縁膜12で被い、これにコンタクト孔13を開口する。
【0054】そして最後に、図30に示したように、配線層14を形成して、本発明の相補型半導体装置の製造方法を完結する。
【0055】次に、本発明の半導体装置の製造に必要な、マスクパターンについて説明する。
【0056】図31には、相補型の半導体装置を製造するのに必要な、マスクパターンを示した。まず、40のパターンを用いて、これで囲まれた領域に第1導電型の基板領域を形成し、これ以外の領域に、第2導電型の基板領域を形成する。具体的な方法は、前述した通りである。次に、素子間分離酸化膜を形成するが、これに、41のパターンを用いる。基板上の窒化膜がこのパターンに加工され、選択酸化のマスクになることで、このパターンに囲まれた領域にのみ、素子の活性化領域ができる。選択酸化の際、活性領域となるパターン41で囲まれた領域にも薄い酸化膜があるので、これを除去するために、パターン42を用いる。これによって、素子間分離酸化膜を薄くすることなく、活性領域上の酸化膜を除去することができる。
【0057】次に、積み上げ拡散層を堆積する。そして、パターン44を用いて、所望の導電型にするためのイオン打ち込みを行う。具体的には、領域44にボロンを打ち込んでp型にし、それ以外に砒素を打ち込んでn型とする。さらに、パターン43を用いてこれを分離する。チャネルとなる半導体基板領域に、予め拡散層となる不純物層をイオン打ち込みし、さらに、積み上げ拡散層の側壁窒化膜を形成するが、これは自己整合で行われるために、マスクパターンを必要としない。ただし、不純物層の形成に際して、素子間分離酸化膜の端に不純物が導入されるのを防ぐために、イオン打ち込みに際しては、パターン48,49を用いる。基板の導電型が異なるために、2種類のパターンを必要とする。そして、45のパターンを用いてゲート電極を作り、46のパターンでコンタクト孔を開口し、最後に、47のパターンで配線を形成する。
【0058】本発明の実施例では、単体および相補型の半導体装置の製造方法に関して説明してきたが、この製造方法は、積み上げ拡散層型半導体装置が適用可能なすべての半導体装置、すなわち、DRAMに代表される半導体メモリや、マイクロプロセッサに代表される論理LSIなどの製造に適用可能である。
【0059】
【発明の効果】積み上げ拡散層のシリコン膜として非晶質シリコンを用いると、その加工に際する基板の荒れという、性能劣化につながる最大の課題を解決することができる。このため、本方法で作成した、積み上げ拡散層型の半導体装置は、チャネル領域が加工にさらされないこれまでの半導体装置と比べても、電流の減少等は観測されない。また、チャネル領域に予め不純物をイオン打ち込みし、基板に溝を掘ることで拡散層に分離する方法であるために、これまでの、熱処理によって不純物分布を制御するという方法と異なり、相補型の半導体装置が作りやすいという特徴もある。
【0060】この結果、0.1μm 程度のゲート長を有する半導体装置が、従来の方法で安定性よく製造できるようになり、ギガビットクラスのメモリや、論理回路が実現される。




 

 


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