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発明の名称 アクティブマトリクス液晶表示装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−35003
公開日 平成6年(1994)2月10日
出願番号 特願平4−193722
出願日 平成4年(1992)7月21日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 高畠 勝 / 河内 玄士郎 / 小野 記久雄
要約 目的


構成
アクティブマトリクス液晶表示装置において、薄膜トランジスタのデバイス構造は正スタガーであり、半導体膜/ゲート絶縁膜堆積前にはAlを用いず、少なくともゲート材料にはAlを用い、薄膜トランジスタの保護膜には有機膜を用いる。
特許請求の範囲
【請求項1】薄膜トランジスタを用いたアクティブマトリクス液晶表示装置において、薄膜トランジスタのデバイス構造は正スタガーであり、半導体膜/ゲート絶縁膜堆積前にはAlを用いず、少なくともゲート材料にはAlを用い、薄膜トランジスタの保護膜には有機膜を用いることを特徴とするアクティブマトリクス液晶表示装置。
【請求項2】請求項1記載のアクティブマトリクス液晶表示装置において、保護膜の堆積温度は200℃以下であることを特徴とするアクティブマトリクス液晶表示装置。
【請求項3】請求項1又は2記載のアクティブマトリクス液晶表示装置において、一括エッチングされた真性半導体膜/ゲート絶縁膜は少なくともゲート線直下にあり、外部からの表示信号を伝送するドレイン線は、ゲート線直下にあるソース電極の両側を挾みこむように配置される平面構造になっていることを特徴とするアクティブマトリクス液晶表示装置。
【請求項4】請求項1又は2記載のアクティブマトリクス液晶表示装置において、一括エッチングされた真性半導体膜/ゲート絶縁膜は少なくともゲート線直下およびドレイン線直上にあり、外部からの表示信号を伝送するドレイン線は、ゲート線直下にあるソース電極の両側を挾みこむように配置される平面構造になっていることを特徴とするアクティブマトリクス液晶表示装置。
【請求項5】請求項1,2,3又は4記載の薄膜トランジスタに用いられる真性半導体膜は多結晶シリコンであることを特徴とするアクティブマトリクス液晶表示装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は液晶表示装置に係り、特にアクティブマトリクス液晶表示装置の信頼性向上,工程数短縮に関するものである。
【0002】
【従来の技術】従来、アクティブマトリクス液晶表示装置に用いられる薄膜トランジスタ(以下、TFTと略す)のデバイス構造としては、例えば日経マイクロデバイス編『フラットパネル・ディスプレイ1992』pp.152−155に記されている。図13は上記構造を示したものである。図中のTFTは逆スタガーと称される電界効果型トランジスタであり、ゲート電極は下層に、ソース/ドレイン電極は上層に位置しており、その間にゲート絶縁膜であるSiN膜,半導体膜であるa−Si(非晶質シリコン)が挟まれている。ここで、現在、アクティブマトリクス液晶表示装置に用いられるTFTは、通常、逆スタガー構造である。ゲート電極としてはAlが用いられている。これはゲート信号の遅延低下を目的としたものであり、アクティブマトリクス液晶表示装置の大面積化,高精細化を考慮するとAlゲートは必須であると考えられる。
【0003】
【発明が解決しようとする課題】上記したTFTは、次のような問題点を有していた。
【0004】すなわち、上記TFT構造では下層のゲート電極にAlを使用しているため、陽極酸化によるアルミナ膜(Al23)を形成する必要があり、このためTFTの製造工程が長くなっていた。これは、アルミナ膜がないとゲート絶縁膜/半導体膜堆積時(基板温度250〜400℃)に、Alからヒロックが生じゲート絶縁膜/半導体膜を劣化させてしまう理由によるものである(図12参照)。
【0005】本発明の目的は、以上に述べた問題点を解決し、高信頼性で工程数短縮されたアクティブマトリクス液晶表示装置を提供することである。
【0006】
【課題を解決するための手段】前記の問題点を解決するために、本発明はアクティブマトリクス液晶表示装置において、薄膜トランジスタのデバイス構造は正スタガーであり、半導体膜/ゲート絶縁膜堆積前にはAlを用いず、少なくともゲート材料にはAlを用い、薄膜トランジスタの保護膜には有機膜を用いる方法を提案するものである。
【0007】
【作用】上記した構造だとゲート絶縁膜/半導体膜堆積後にAlが堆積,加工され、その後、薄膜トランジスタの保護膜には有機膜が堆積される(塗布温度,ベーク温度は200℃以下)ので、Alからヒロックが生じることはない。また、アルミナ膜を使用することはないので工程数は短縮される。
【0008】したがって、本発明により高信頼性で工程数短縮されたアクティブマトリクス液晶表示装置が提供できる。
【0009】
【実施例】以下に図面を参照して本発明を詳細に説明する。
【0010】図1は本発明のTFTの断面構造の一実施例を示したものである。図中のTFTは正スタガー構造であり、ゲート電極であるAl8,Ta7は上層に、ソース/ドレイン電極であるITO2,Ta3は下層に位置しており、その間にゲート絶縁膜であるSiN膜6,真性半導体膜5が挟まれている。また、n+層4はオーミック層として用いている。さらに、TFTの保護膜としては有機PAS(Passivation )膜を用いている。
【0011】上記した構造だとゲート絶縁膜/半導体膜堆積後にAlが堆積,加工され、その後、薄膜トランジスタの保護膜には有機膜が堆積される(塗布温度,ベーク温度は200℃以下)ので、Alからヒロックが生じることはない。また、アルミナ膜を使用することはないので工程数は短縮される。
【0012】したがって、本発明により高信頼性で工程数短縮されたアクティブマトリクス液晶表示装置が提供できる。
【0013】図2は本発明を用いたTFTの製作手順(平面構造)の実施例を示したものである。すなわち、ITO,Ta,n+層を順次堆積し、その後、従来の半導体加工技術を用いて1ホトマスクでITO,Ta,n+層をパターニングする〔(a)参照〕。図中において、10はドレイン電極パターン、11はソース電極パターンである。次に、真性半導体膜,ゲート絶縁膜を順次堆積し、その後、従来の半導体加工技術を用いて1ホトマスクで真性半導体膜,ゲート絶縁膜、および露出しているn+層、Taをパターニングする〔(b)参照〕。図中において、12は真性半導体膜およびゲート絶縁膜が存在する領域である。また、この時に画素電極30であるITOが露出する。次に、ゲート電極であるTa,Alを順次堆積し、その後、従来の半導体加工技術を用いて1ホトマスクでTa,Alを順次加工し〔(c)参照〕、その後、TFTの保護膜としては有機PAS(Passivation)膜を堆積する。図中において、13はゲート電極パターン、14はドレイン電極の補助配線パターンである。ここで、ドレイン電極の補助配線パターンはドレイン電極の配線抵抗を低くする目的で形成されている。
【0014】上記した構造だとゲート絶縁膜/半導体膜堆積後にAlが堆積,加工され、その後、薄膜トランジスタの保護膜には有機膜が堆積される(塗布温度,ベーク温度は200℃以下)ので、Alからヒロックが生じることはない。また、アルミナ膜を使用することはないので工程数は短縮される。さらに、上記したTFT構造は3マスクで形成することができる。
【0015】したがって、本発明により高信頼性で工程数短縮されたアクティブマトリクス液晶表示装置が提供できる。
【0016】図3は図2で示した製作手順で作られたTFTの平面および断面構造である。図中において、上図はTFT部の平面構造、下図は上図の平面構造のB−B′間の断面構造である。本発明における平面構造の特徴は、図中を見るとわかるように、外部からの表示信号を伝送するドレイン線10は、ゲート線13直下にあるソース電極11の両側を挾みこむように配置される平面構造になっていることである。これを説明したのが図4,図5である。
【0017】図4は第一の従来のTFTの平面パターンである。図中において、10はドレイン電極、11はソース電極(含む画素電極)、13はゲート電極、12は真性半導体膜およびゲート絶縁膜が存在する領域である。上記平面パターンだと、ゲート電極直下には真性半導体膜およびゲート絶縁膜が存在するため、ゲート電極にTFTが活性状態になる電圧が印加されると、ゲート電極直下の真性半導体膜は全て導電膜になる。その結果、図中に示すように、隣接された他のドレイン線からの表示信号IAが画素電極に印加され、その結果、画質が劣化してしまう。図5は第二の従来のTFTの平面パターンである。図中において、10はドレイン電極、11はソース電極(含む画素電極)、13はゲート電極、12は真性半導体膜およびゲート絶縁膜が存在する領域である。上記平面パターンだと、TFT部周辺と、ゲート電極とドレイン電極との重なり部のみ真性半導体膜およびゲート絶縁膜が存在するため、上記状態は生じない。しかしながら、上記平面パターンにおけるTFT部の断面構造は、図中下部に示すように、ゲート電極であるAlと真性半導体膜の側壁が接触するので、今度はゲート信号IL が画素電極に印加され、その結果、画質が劣化してしまう。上記画質劣化現象を防止しようとすると、ホトマスク数と層数が増えるので工程数は増加する。
【0018】以上の結果より、本発明の製作手順においては、図3に示した本発明のTFTの平面構造のみが正常な画質をアクティブマトリクス液晶表示装置に与える。
【0019】図6は図2で示した製作手順でTFTを形成した場合のドレイン及びゲート側端子部の断面構造である。図中において、1はガラス基板、2はITO、3はソース/ドレイン電極となるTa、4はn+層、5は真性半導体膜、6はゲート絶縁膜となる窒化シリコン膜、7はゲート電極となるTa、8はゲート電極となるAl、9はTFTの保護膜となる有機PASである。図中に示すように、外部モジュールとの接続部分は耐腐食性の強いITO2のみが露出しており、それ以外の層3〜8は有機PAS膜9で保護されている。したがって、上記端子部の構造により端子部の信頼性は向上する。
【0020】図7は図2で示した製作手順でTFTを形成した場合の蓄積容量部の断面構造を示したものである。図中において、1はガラス基板、2はITO、3はソース/ドレイン電極となるTa、4はn+層、5は真性半導体膜、6はゲート絶縁膜となる窒化シリコン膜、7はゲート電極となるTa、8はゲート電極となるAl、9はTFTの保護膜となる有機PASである。ここで、上記蓄積容量部は、電気的には、各画素の液晶容量と並列に接続されるものであり、このことによりアクティブマトリクス液晶表示装置の画質が向上する。図中において、電荷はSiN、あるいはSiN/i間で保持される。
【0021】図8は図2で示した製作手順でTFTを形成した場合の第2実施例の平面構造である。図中において、10はドレイン電極、11はソース電極(含む画素電極)、13はゲート電極、12は真性半導体膜およびゲート絶縁膜が存在する領域である。上記平面パターンだと、少なくとも端子部以外のドレイン電極上には真性半導体膜およびゲート絶縁膜が存在するので、ドレイン電極とゲート電極とが短絡する確率は低減される。
【0022】図11は図2で示した製作手順でTFTを形成した場合に、真性半導体膜に多結晶シリコンを用いた場合の実施例である。真性半導体膜に非晶質シリコンを用いた場合は、正スタガー構造の場合、バックライト光は直接、真性半導体膜に入射するため、一般的には、真性半導体膜厚を薄くする必要がある。しかしながら、多結晶シリコンを真性半導体膜に用いた場合は、多結晶シリコンは光感度が鈍いので、真性半導体膜厚を薄くする必要はない。よって、真性半導体膜厚の面内均一性は緩和される。
【0023】図9は本発明のTFTを用いた場合のTFT−LCD(Thin Film Transistor-Liquid Crystal Display )の回路構成及びその駆動波形の実施例を示したものである。図中において、上図は4×4画素の回路構成、下図は駆動波形を示したものである。VGK-1,VGK,VGK+1はゲート電圧、VD1,VD2,VDKはドレイン電圧、CLCは液晶容量,CSTGは蓄積容量,Vcomは対向基板電圧,1Hは1走査線(ゲート線)の選択時間、1/fF は1画面を構成するのに要する時間、VC1は対向基板電圧のセンター電位、VC2はドレイン電圧のセンター電位である。
【0024】図10は本発明のTFTを用いた場合のTFT−LCDのシステム構成の実施例を示したものである。図中に示すように、TFT−LCD基板20には走査側ドライバ21,信号側ドライバ22、及びVcom 交流回路23が接続されており、1/nH表示信号極性反転回路(n≧1)24は信号側ドライバ22に接続されており、画像信号源25は1/nH表示信号極性反転回路(n≧1)24に接続され、これらはコントローラ26によって制御される。
【0025】
【発明の効果】以上の説明から明らかなように、本発明によれば陽極酸化によるアルミナ膜を使用せずにAlのヒロックが抑えられ、3マスクでTFT基板が製作できる。よって、高信頼性で工程数短縮されたアクティブマトリクス液晶表示装置が提供できる。特に、本発明は大面積・高精細を有するアクティブマトリクス液晶表示装置において効果がある。




 

 


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