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発明の名称 半導体集積回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−27202
公開日 平成6年(1994)2月4日
出願番号 特願平4−207357
出願日 平成4年(1992)7月10日
代理人 【弁理士】
【氏名又は名称】玉村 静世
発明者 内田 万亀夫
要約 目的
本発明の目的は、論理設計者の負担軽減を低減し、さらにはLSIの開発期間短縮を図るための技術を提供することにある。

構成
論理回路の入力端子を当該論理回路の前段回路から電気的に分離するためのスイッチ回路16,17と、このスイッチ回路16,17によって上記前段回路から分離された上記入力端子の論理レベルを固定するためのスイッチ回路14,15とを設けることによって、テストパターンによらずに、スタンバイ電流の測定状態の形成を可能とする。
特許請求の範囲
【請求項1】 複数の論理回路と、この論理回路の入力論理状態を固定することによってスタンバイ電流の測定を可能とするモードを形成するためのスタンバイ電流測定モード形成手段とを含み、このスタンバイ電流測定モード形成手段は、上記論理回路の入力端子を、当該論理回路の前段回路から電気的に分離するための第1スイッチ回路と、この第1スイッチ回路によって上記前段回路から分離された上記入力端子をハイレベル又はローレベルに固定するための第2スイッチ回路とを含んで成ることを特徴とする半導体集積回路。
【請求項2】 互いに導電型が異なる電界効果トランジスタを結合して成る複数の基本セルが、行及び列方向に配列されて成る半導体集積回路において、複数の論理回路と、この論理回路の入力論理状態を固定することによってスタンバイ電流の測定を可能とするモードを形成するためのスタンバイ電流測定モード形成手段とを含み、このスタンバイ電流測定モード形成手段は、上記論理回路の入力端子を、当該論理回路の前段回路から電気的に分離するための第1スイッチ回路と、この第1スイッチ回路によって上記前段回路から分離された上記入力端子をハイレベル又はローレベルに固定するための第2スイッチ回路とを含んで成ることを特徴とする半導体集積回路。
【請求項3】 セル列に沿って形成された電源線、及び接地線を含み、上記第2スイッチ回路は、上記論理回路の入力端子を、上記電源線、又は接地線に結合させることによって上記入力端子をハイレベル、又はローレベルに固定する請求項1又は2記載の半導体集積回路。
【請求項4】 セル列に沿って形成された信号線と、この信号線にハイレベル、又はローレベルの信号を供給する制御回路とを含み、上記第2スイッチ回路は、上記論理回路入力端子を上記信号線に電気的に結合させることによって上記入力端子をハイレベル、又はローレベルに固定する請求項1又は2記載の半導体集積回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体集積回路、さらにはそれにおける診断技術に関し、例えばMOSトランジスタ基本回路を行列状に規則的に固定して配置することによって、多品種ランダムロジックLSIに共通に使用可能としたゲートアレイ方式で形成される半導体集積回路に適用して有効な技術に関する。
【0002】
【従来の技術】従来、相補型MOS論理ゲートアレイLSIのテストは、半導体基板上に実現された機能を検証するための信号入出力による機能テストや、個々の論理回路を検証するためのゲート故障仮定による分割診断の他に、相補型MOSトランジスタ回路や金属配線層及び、絶縁手段などの構成要素検証するための静止状態(スタンバイ状態)における電源電流の測定を行っている。前者の機能テストや分割診断では、機能を実現するための論理回路にテスト用回路を付加して行われる。後者のスタンバイ電流測定では、LSIの適正なシーケンスを経て信号が印加され、LSIの内部状態が静止状態となるようにされる。つまり、実現されている機能論理を利用してテスト状態を実現している。その場合、機能論理が複雑で、且つ、フリップフロップなどの順序回路等を含んでいると、テストするための手続パターンが多く必要とされる。また、ループ回路などの機能論理によっては、外部ピンから状態を決定することができないようなものがあり、スタンバイ電流の測定を困難としている。
【0003】尚、ゲートアレイについて記載された文献の例としては、1985年6月3日に日経BP社から発行された「日経エレクトロニクス(151頁〜177頁)がある。
【0004】
【発明が解決しようとする課題】上記スタンバイ電流測定テストは、LSIの広範囲な診断に有効であるが、LSIの機能論理に対する依存性が強いため、現状では機能論理設計者(LSIの顧客)がテストパターンを作成せざるを得ない。そのため、論理設計者に対する負担が大きく、且つ、テストパターンミス発生しやすく、そのことが、LSI開発期間の短縮を阻害する主たる要因とされるのが、本発明者によって見いだされた。
【0005】本発明の目的は、上記スタンバイ電流測定状態を機能論理によらず、LSIのハードウェアにより実現することにより、論理設計者の負担軽減を低減し、さらにはLSIの開発期間短縮を図るための技術を提供することにある。
【0006】本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0008】すなわち、半導体集積回路に含まれる論理回路の入力端子を、当該論理回路の前段回路から電気的に分離するための第1スイッチ回路と、この第1スイッチ回路によって上記前段回路から分離された上記入力端子をハイレベル又はローレベルに固定するための第2スイッチ回路とを設けるものである。
【0009】また、互いに導電型が異なる電界効果トランジスタを結合して成る複数の基本セルが、行及び列方向に配列されて半導体集積回路が構成される場合において、論理回路の入力端子を、当該論理回路の前段回路から電気的に分離するための第1スイッチ回路と、この第1スイッチ回路によって上記前段回路から分離された上記入力端子をハイレベル又はローレベルに固定するための第2スイッチ回路とを設けるものである。
【0010】
【作用】上記した手段によれば、上記第1スイッチ回路は、論理回路の入力端子を、当該論理回路の前段回路から電気的に分離し、第2スイッチ回路は、論理回路の入力端子の論理レベルを固定することによって論理回路内の各MOSトランジスタを定常状態とし、それの後段の論理回路をも定常状態とする。定常状態では、電源から接地に至る電流パスが切断され、このことが、ハードウェアによる、スタンバイ電流測定状態の形成を可能とし、論理設計者の負担軽減、さらにはLSIの開発期間短縮を達成する。
【0011】
【実施例】図1には本発明の一実施例LSIにおける主要部の回路構成が示される。
【0012】図1において100で示されるのは、相補型MOS論理回路のうち、代表的な2入力NAND(ナンド)ゲートであり、特に制限されないが、MOSトランジスタ基本回路を行列状に規則的に固定して配置することによって、多品種ランダムロジックLSIに共通に使用可能としたゲートアレイ方式で形成される半導体集積回路の一部とされる。この2入力NANDゲート100の一方の入力端子は、スイッチ回路14を介して高電位側電源4に結合されるとともに、スイッチ回路16を介して前段の論理回路の出力端子に結合される。また、上記2入力NANDゲート100の他方の入力端子は、スイッチ回路15を介して接地線5に結合されるとともに、スイッチ回路17を介して前段の論理回路の出力端子に結合される。
【0013】図2には図1の等価回路が示される。
【0014】pチャンネル型MOSトランジスタQ1,nチャンネル型MOSトランジスタQ4,Q5が直列接続され、上記pチャンネル型MOSトランジスタQ1にpチャンネル型MOSトランジスタQ2が並列接続されることによって、2入力NANDゲート100が形成される。つまり、この2入力NANDゲート100は、互いに導電性の異なるpチャンネル型MOSトランジスタと、nチャンネル型MOSトランジスタとが相補的動作可能に結合される。また、上記スイッチ回路14には、制御信号10によって動作制御されるpチャンネル型MOSトランジスタQ3が適用され、上記スイッチ回路15には、制御信号11によって動作制御されるnチャンネル型MOSトランジスタQ6が適用される。さらに、上記スイッチ回路16には、pチャンネル型MOSトランジスタQ7とnチャンネル型MOSトランジスタQ8とが並列接続されて成るトランスファゲートが適用され、上記スイッチ回路17には、nチャンネル型MOSトランジスタQ9とpチャンネル型MOSトランジスタQ10とが並列接続されて成るトランスファゲートが適用される。
【0015】通常動作時において、MOSトランジスタQ3,Q6がオフ状態とされ、また、MOSトランジスタQ7,Q8,Q9,Q10がオン状態とされる。そのような状態で、入力端子6a,6bに印加された電圧レベルのNAND論理が、出力端子7より得られる。従って、この場合の回路動作は、スイッチ回路14,15,16,17が存在しない場合に等しい。それに対して、スタンバイ電流測定時には、スイッチ回路14,15がオンされることによって、MOSトランジスタQ4のゲート電極が高電位側電源線4の電位レベルとなり、MOSトランジスタQ5のゲート電極が接地線5の電位レベルとなる。このとき、スイッチ回路16,17はオフ状態とされ、当該論理回路の前段に配置された回路からの出力信号がMOSトランジスタQ4,Q5のゲート電極に伝達されるのが阻止される。つまり、2入力NANDゲート100の入力端子が、前段回路から分離される。それによって、2入力NANDゲート100の入力端子は、それぞれ高電位側電源線4、及び接地線5の電位レベルに固定される。また、図2に示される回路の後段回路の入力初段には、上記スイッチ回路16,17に相当する回路が配置され、それがオフされることによって出力端子7が解放状態とされ、2入力NANDゲートのいずれのMOSトランジスタ及びノードにも電流は流れない。そのようにして、スタンバイ電流測定モードが形成される。
【0016】上記の論理回路は、図4に示されるように、他の論理回路とともにゲートアレイの基本セルとして配置される。図4に示されるゲートアレイは、説明の便宜上、インバータゲートと、2入力NANDゲート100によって構成されるが、その他の論理ゲートを適用できるのはいうまでもない。2入力論理ゲート100の前段、及び後段には、インバータゲートが配置され、このインバータゲートの入力段にも、上記と同様のスイッチ回路14,16が配置され、前段回路との電気的な分離、及び入力論理レベルの固定が行われるようになっている。図4において、8は第1層金属配線であり、9は上記第1層金属配線8と多結晶シリコン又は半導体基板とを結合するためのスルーホールである。つまり、2入力NANDゲート100の出力端子7は、上記第1層金属配線8を介して、後段回路であるインバータゲートに結合される。
【0017】図3には、図2に示される実施例回路がゲートアレイのマスクパターン上に具体的に配置された場合が示される。
【0018】pチャンネル型MOSトランジスタQ7,Q10、及びnチャンネル型MOSトランジスタQ8,Q9を含んで、一つの基本セルが構成され、pチャンネル型MOSトランジスタQ1,Q2,Q3、及びnチャンネル型MOSトランジスタQ4,Q5,Q6を含んで一つの基本セルが構成される。基本セルは列状に形成される。基本セルの配置方法や、配線領域の設定は、使用されるプロセス技術、基本セルの構造、自動配置配線プログラムの作りやすさなどを考慮して決定される。また、図示されないが、チップ周辺部には、外部との信号のやり取りを可能とするためのI/Oセルが配置されている。
【0019】MOSトランジスタQ3のゲート電極に供給される制御信号10、及びMOSトランジスタQ6のゲート電極に供給される制御信号11は、第1層アルミニウム配線AL1によって伝達される。MOSトランジスタQ7,Q10のゲート電極に供給される制御信号12、及びMOSトランジスタQ8,Q9のゲート電極に供給される制御信号13は、第3層アルミニウム配線AL3によって伝達される。図中○印は、拡散層と第1アルミニウム配線AL1とを結合するためのコンタクトホールを示し、◎印は、第1アルミニウム配線AL1と第2アルミニウム配線AL2とを結合するための第1スルーホールを示し、△印は、第2アルミニウム配線AL2と第3アルミニウム配線AL3とを結合するための第2スルーホールを示している。1はPMOS領域であり、2はNMOS領域、3はゲート形成材である。そのようなマスクパターンにより、上記ゲートアレイが形成される。
【0020】図5には上記ゲートアレイの全体的な構成が示される。
【0021】図5に示されるように、半導体チップ21は、複数のセル列18を含み、各セル列の間が配線領域とされる。特に制限されないが、一つのセル列は、図4に示されるのと同様に、2入力NANDゲートやインバータゲートを構成するための複数のセルを含んで成る。そして、上記複数のセル列18とは別にテスト制御回路19が設けられ、このテスト制御回路19により、上記制御信号10乃至13が生成されるようになっている。テスト制御回路19には、テスト端子20を介してテスト制御信号が入力されるようになっており、このテスト制御信号がアサートされることによってスタンバイ電流測定モードが指示された場合、テスト制御回路19により、制御信号10乃至13がアサートされることによって、スイッチ回路14,15がオンされるとともに、スイッチ回路16,17がオフされ、上記したスタンバイ電流測定モードが実現される。上記テスト制御信号がネゲートされた場合には、スイッチ回路14,15がオフされるとともに、スイッチ回路16,17がオンされることによって、通常動作モードとされる。
【0022】上記実施例によれば以下の作用効果が得られる。
【0023】(1)従来技術に従えば、スタンバイ電流測定において、論理回路を定常状態とするには、例えば2入力NANDゲート100の前段回路の出力端子がハイレベル、又はローレベルとなるように実現された機能論理を利用してテスト状態を実現しなければならない。つまり、そのようなテストパターンを形成しなければならない。それに対して、本実施例においては、論理回路の入力端子を当該論理回路の前段回路から電気的に分離するためのスイッチ回路16,17と、このスイッチ回路16,17によって上記前段回路から分離された上記入力端子の論理レベルを固定するためのスイッチ回路14,15とを設けることによって、テストパターンによらずに、スタンバイ電流の測定状態の形成が可能とされる。
【0024】(2)上記のようにLSIのハードウェアにより、スタンバイ電流の測定状態の形成が可能とされることによって、機能論理設計者によるテストパターン形成が不要とされるので、ゲートアレイ生産時のティスティング時間の短縮化、さらにはLSI開発の期間短縮化を図ることができる。
【0025】(3)図4に示されるように、セル列に沿って形成された高電位側電源(電源線)4、及び接地線(接地線)5を含み、2入力NANDゲート100の入力端子を、上記高電位側電源4、又は接地線5に結合させることは、上記入力端子の固定時のレベルがハイ又はローに限定されるが、そのように電源線、接地線を利用することによって、配線数の増大を阻止することができる。
【0026】以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0027】例えば、上記実施例では、セル列に沿って形成された高電位側電源線4、及び接地線5を利用して、2入力NANDゲート100の入力端子を、上記高電位側電源線4、又は接地線5に結合させるようにしたが、セル配列方向に沿って専用の信号線を設け、この信号線にスイッチ回路14,15を結合し、さらに当該信号線にハイレベル、又はローレベルの信号を選択的に供給する制御回路を設けることにより、2入力NANDゲート100の入力端子の論理固定レベルを、選択的に決定することができる。
【0028】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるゲートアレイに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に適用することができる。
【0029】本発明は、少なくとも複数の論理回路を含むことを条件に適用することができる。
【0030】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0031】すなわち、第1スイッチ回路により、論理回路の入力端子を、当該論理回路の前段回路から電気的に分離し、第2スイッチ回路により、論理回路の入力端子の論理レベルを固定することによって論理回路内の各MOSトランジスタを定常状態とし、それの後段の論理回路をも定常状態とすることができ、電源から接地に至る電流パスを切断することができるので、ハードウェアによる、スタンバイ電流測定状態の形成が可能とされ、論理設計者の負担軽減、さらにはLSIの開発期間短縮が達成される。




 

 


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