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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−27201
公開日 平成6年(1994)2月4日
出願番号 特願平4−205920
出願日 平成4年(1992)7月9日
代理人 【弁理士】
【氏名又は名称】徳若 光政
発明者 山口 邦彦 / 大林 正幸 / 中島 里美
要約 目的
多数の外部端子を増設することなく任意の電位の試験信号を任意のタイミングで入力又は出力しうる論理集積回路装置等を実現する。これにより、論理集積回路装置等の試験工数を削減し、その信頼性を高める。

構成
論理集積回路装置等に、試験信号が入力又は出力されるモニタ端子MONI及びMONOと、i+1ビット又はj+1ビットの試験選択信号が入力される試験選択信号入力端子SI0〜SIiならびにSO0〜SOjと、内部論理回路LCの複数の内部ノードとモニタ端子MONI又はMONOとの間にそれぞれ設けられ試験選択信号SI0〜SIiあるいはSO0〜SOjのデコード結果に従って選択的にオン状態とされる複数の相補スイッチを含む入力試験選択回路SELI及び出力試験選択回路SELOとを設ける。
特許請求の範囲
【請求項1】 試験信号が入力又は出力される第1の外部端子と、試験選択信号が入力される第2の外部端子と、上記試験選択信号に従って指定される内部ノードと上記第1の外部端子とを選択的に接続状態とする試験選択回路とを具備することを特徴とする半導体装置。
【請求項2】 上記試験選択回路は、上記試験選択信号をデコードするデコーダと、対応する内部ノードと上記第1の外部端子との間にそれぞれ設けられ上記デコーダの対応する出力信号に従って選択的にオン状態とされる複数の相補スイッチとを含むものであることを特徴とする請求項1の半導体装置。
【請求項3】 上記半導体装置は、論理集積回路装置であって、上記試験信号は、実質的なアナログ信号を含むものであることを特徴とする請求項1又は請求項2の半導体装置。
発明の詳細な説明
【0001】
【産業上の利用分野】この発明は半導体装置に関し、例えば、論理集積回路装置ならびにその機能試験に利用して特に有効な技術に関するものである。
【0002】
【従来の技術】複数の機能ブロックを備える論理集積回路装置がある。また、このような論理集積回路装置の機能試験を外部端子を増設することなく効率的に実施する一つの手段として、各機能ブロックに含まれるフリップフロップを選択的にシフトレジスタ形態とし、機能試験に必要な多数の試験信号を1個の外部端子からシリアルに入力又は出力するいわゆるスキャンパス方式がある。
【0003】スキャンパス方式については、例えば、日経マグロウヒル社発行の1985年6月3日付『日経エレクトロニクス』第170頁に記載されている。
【0004】
【発明が解決しようとする課題】上記に記載される従来のスキャンパス方式において、スキャンパスを介して入力又は出力される試験信号はディジタル信号であることを必須条件とし、また試験信号が各内部ノードとの間で授受されるタイミングもスキャンパスごとに同時となる。一方、その高速化及び多機能化が進む中、論理集積回路装置等にはRAM(ランダムアクセスメモリ)及びROM(リードオンリーメモリ)等のメモリや各種の内部電源電圧を形成するための電圧発生回路が内部搭載され、これらの機能ブロックのタイミングマージンや出力電位を判定することが論理集積回路装置等の正常性を確認する上での要点となりつつある。ところが、このような論理集積回路装置等に上記スキャンパス方式を採用した場合、試験信号の授受タイミングが固定されるために例えばRAM等のタイミングマージンを判定することができず、また試験信号がディジタル信号に限定されることで例えば電圧発生回路から出力される内部電源電圧の電位を測定することができない。この結果、論理集積回路装置等の機能試験を効率良くかつ的確に行うことができず、これによって論理集積回路装置等の試験工数が増大しその信頼性が低下する。
【0005】この発明の目的は、多数の外部端子を増設することなく任意の電位の試験信号を任意のタイミングで入力又は出力しうる論理集積回路装置等の半導体装置を提供することにある。この発明の他の目的は、論理集積回路装置等の試験工数の削減と高い信頼性の確保との両立を可能にすることにある。
【0006】この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、論理集積回路装置等に、試験信号が入力又は出力される第1の外部端子と、所定ビットの試験選択信号が入力される第2の外部端子と、複数の内部ノードと第1の外部端子との間にそれぞれ設けられ上記試験選択信号をデコードするデコーダの対応する出力信号に従って選択的にオン状態とされる複数の相補スイッチを含む試験選択回路とを設ける。
【0008】
【作用】上記手段によれば、第1の外部端子から複数の内部ノードに対して任意の電位の試験信号を任意のタイミングで選択的に入力又は出力することができるため、多数の外部端子を増設することなく、論理集積回路装置等の機能試験を効率良くかつ的確に実施することができる。この結果、論理集積回路装置等の試験工数の削減と高い信頼性の確保との両立を可能にすることができる。
【0009】
【実施例】図1には、この発明が適用された論理集積回路装置の一実施例のブロック図が示されている。同図をもとに、まずこの実施例の論理集積回路装置の構成及び動作の概要について説明する。なお、図1の各ブロックを構成する回路素子は、公知のバイポーラCMOS(相補型MOS)集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上に形成される。
【0010】図1において、この実施例の論理集積回路装置は、複数の機能ブロックからなる内部論理回路LCをその基本構成とする。内部論理回路LCには、r+1個のデータ入力端子IN0〜INrを介して所定の入力データや演算制御信号等が供給され、その出力データ等は、s+1個のデータ出力端子OUT0〜OUTsを介して論理集積回路装置の外部に出力される。内部論理回路LCは、データ入力端子IN0〜INrを介して供給される入力データ及び演算制御信号等をもとに所定の論理演算処理を実行する。なお、内部論理回路LCの論理演算処理に関する説明については、この発明と直接関係がないので割愛する。
【0011】論理集積回路装置は、さらに入力試験選択回路SELI及び出力試験選択回路SELOを備える。このうち、入力試験選択回路SELIには、試験選択信号入力端子SI0〜SIi(第2の外部端子)を介してi+1ビットの試験選択信号SI0〜SIiが供給され、出力試験選択回路SELOには、試験選択信号入力端子SO0〜SOj(第2の外部端子)を介してj+1ビットの試験選択信号SO0〜SOjが供給される。なお、試験選択信号SI0〜SIiならびにSO0〜SOiは、特に制限されないが、2進コードとされる。
【0012】入力試験選択回路SELIは、後述するように、試験選択信号SI0〜SIiをデコードするデコーダDECIと、内部論理回路LCの複数の内部ノードつまり入力ノードとモニタ端子MONI(第1の外部端子)との間にそれぞれ設けられる複数の相補スイッチとを含む。これらの相補スイッチは、デコーダDECIの対応する出力信号がハイレベルとされることで選択的にオン状態とされ、内部論理回路LCの対応する入力ノードとモニタ端子MONIとの間を選択的に接続状態とする。これにより、モニタ端子MONIから内部論理回路LCの複数の入力ノードに対して任意の電位の試験信号を任意のタイミングで選択的に入力し、内部論理回路LCの対応する回路の機能試験を行うことができる。
【0013】同様に、出力試験選択回路SELOは、試験選択信号SO0〜SOjをデコードするデコーダDECOと、内部論理回路LCの他の複数の内部ノードつまり出力ノードとモニタ端子MONO(第1の外部端子)との間にそれぞれ設けられる複数の相補スイッチとを含む。これらの相補スイッチは、デコーダDECOの対応する出力信号がハイレベルとされることで選択的にオン状態とされ、内部論理回路LCの対応する出力ノードとモニタ端子MONOとの間を選択的に接続状態とする。これにより、モニタ端子MONOを介して内部論理回路LCの複数の出力ノードにおける出力信号の電位又は出力タイミングを選択的にモニタし、内部論理回路LCの対応する回路の機能試験を行うことができる。
【0014】図2には、図1の論理集積回路装置に含まれる入力試験選択回路SELIの一実施例の回路図が示されている。同図をもとに、この実施例の論理集積回路装置に含まれる入力試験選択回路SELIの具体的な構成及び動作ならびにその特徴について説明する。なお、図2には、内部論理回路LCの入力試験選択回路SELIに関連する部分の回路図が併記されている。また、以下の回路図において、そのチャンネル(バックゲート)部に矢印が付されるMOSFET(金属酸化物半導体型電界効果トランジスタ。この明細書では、MOSFETをして絶縁ゲート型電界効果トランジスタの総称とする)はPチャンネル型であって、矢印の付されないNチャンネルMOSFETと区別して示される。また、図示されるトランジスタ(この明細書では、バイポーラトランジスタを単にトランジスタと略称する)は、すべてNPN型トランジスタである。
【0015】図2において、内部論理回路LCはp+1個の論理ゲートGI0〜GIpを備え、これらの論理ゲートは、論理ゲートGI0に代表して示されるように、それぞれ差動形態とされる一対のトランジスタT2及びT3をその基本構成とする。このうち、トランジスタT2のベースには、内部論理回路LCの図示されない前段回路から対応する入力信号VI0B〜VIpBがそれぞれ供給され、トランジスタT3のベースには、論理集積回路装置の図示されない電圧発生回路VBBGから所定の基準電圧VBBが共通に供給される。また、トランジスタT2及びT3のコレクタは、対応する負荷抵抗R1及びR2を介して回路の接地電位に結合され、その共通結合されたエミッタと電源電圧VEEとの間には、トランジスタT4及び抵抗R3からなる定電流源が設けられる。この定電流源を構成するトランジスタT4のベースには、論理集積回路装置の図示されない電圧発生回路VCSGから所定の定電圧VCSが共通に供給される。トランジスタT2のコレクタ電位は、各論理ゲートの出力信号VOI0〜VOIpとして、内部論理回路LCの図示されない後段回路に供給される。なお、電源電圧VEEは、特に制限されないが、−5.2V(ボルト)のような負の電源電圧とされる。
【0016】論理ゲートGI0〜GIpは、さらに、トランジスタT2と並列形態に設けられるもう1個のトランジスタT1をそれぞれ含む。これらのトランジスタT1のベースは、内部論理回路LCの機能試験を行うための内部ノードつまり入力ノードとされ、入力試験選択回路SELIから対応する入力信号VI0A〜VIpAがそれぞれ供給される。これにより、論理ゲートGI0〜GIpはいわゆる2入力のノア(NOR)ゲートとして機能し、対応する二つの入力信号VI0A〜VIpAあるいはVI0B〜VIpBのいずれかがハイレベルとされるときその出力信号VOI0〜VOIpを選択的にロウレベルとする。
【0017】次に、入力試験選択回路SELIは、試験選択信号SI0〜SIiを受けるデコーダDECIと、それぞれが一対のPチャンネルMOSFETP1及びNチャンネルMOSFETN1からなるp+1個の相補スイッチSWI0〜SWIpとを含む。これらの相補スイッチの一方は、内部論理回路LCの対応する論理ゲートGI0〜GIpの入力ノードすなわちトランジスタT1のベースにそれぞれ結合され、その他方は、モニタ端子MONIに共通結合される。デコーダDECIは、CMOS回路によって構成され、試験選択信号SI0〜SIiをデコードして、対応する出力信号DI0〜DIpを択一的にハイレベルとする。相補スイッチSWI0〜SWIpを構成するNチャンネルMOSFETN1のゲートには、デコーダDECIから対応する出力信号DI0〜DIpがそれぞれ供給され、PチャンネルMOSFETP1のゲートには、対応する出力信号DI0〜DIpのインバータIV1による反転信号がそれぞれ供給される。
【0018】これにより、相補スイッチSWI0〜SWIpは、デコーダDECIの対応する出力信号DI0〜DIpが択一的にハイレベルとされることで選択的にオン状態となり、内部論理回路LCの対応する論理ゲートGI0〜GIpの入力ノードとモニタ端子MONIとを選択的に接続状態とする。この結果、モニタ端子MONIを介して入力される試験信号が、選択的に入力信号VI0A〜VIpAとなって論理ゲートGI0〜GIpの入力ノードに伝達され、これによって内部論理回路LCの対応する回路の機能試験を実施することができる。
【0019】周知のように、PチャンネルMOSFETP1及びNチャンネルMOSFETN1からなる相補スイッチSWI0〜SWIpは、その電位が論理レベルとして確定されたディジタル信号のみならず、任意の電位のアナログ信号をも伝達することができる。また、これらの相補スイッチを介して伝達される試験信号は、順序回路を介することなくモニタ端子MONIから直接供給されるため、その立ち上がり又は立ち下がりタイミングを任意に設定することができる。この結果、内部論理回路LCの各入力ノードにおけるレベルマージンやタイミングマージンを効率良くかつ的確に試験できるものとなる。
【0020】図3には、図1の論理集積回路装置に含まれる出力試験選択回路SELOの一実施例の回路図が示されている。同図をもとに、この実施例の論理集積回路装置に含まれる出力試験選択回路SELOの具体的な構成及び動作ならびにその特徴について説明する。なお、図3には、内部論理回路LCの出力試験選択回路SELOに関連する部分の回路図が併記されている。
【0021】図3において、内部論理回路LCはq+1個の論理ゲートGO0〜GOqを備え、これらの論理ゲートは、論理ゲートGO0に代表して示されるように、それぞれ差動形態とされる一対のトランジスタT5及びT6をその基本構成とする。このうち、トランジスタT5のベースには、内部論理回路LCの図示されない前段回路から対応する入力信号VIO0〜VIOqがそれぞれ供給され、トランジスタT6のベースには、論理集積回路装置の図示されない電圧発生回路VBBGから所定の基準電圧VBBが共通に供給される。また、トランジスタT5及びT6のコレクタは、対応する負荷抵抗R4及びR5を介して回路の接地電位に結合され、その共通結合されたエミッタと電源電圧VEEとの間には、トランジスタT7及び抵抗R6からなる定電流源が設けられる。この定電流源を構成するトランジスタT7のベースには、論理集積回路装置の図示されない電圧発生回路VCSGから所定の定電圧VCSが共通に供給される。
【0022】論理ゲートGO0〜GOqは、さらに、そのベースにトランジスタT5のコレクタ電位を受けるトランジスタT8とそのエミッタ抵抗R7とからなる出力エミッタフォロア回路をそれぞれ含む。出力エミッタフォロア回路を構成するトランジスタT8のエミッタ電位は、論理ゲートGO0〜GOqの出力信号VOO0〜VOOqとして、出力試験選択回路SELOに供給される。
【0023】次に、出力試験選択回路SELOは、試験選択信号SO0〜SOjを受けるデコーダDECOと、それぞれが一対のPチャンネルMOSFETP2及びNチャンネルMOSFETN2からなるq+1個の相補スイッチSWO0〜SWOqとを含む。これらの相補スイッチの一方は、内部論理回路LCの対応する論理ゲートGO0〜GOqの出力ノードつまりトランジスタT8のエミッタにそれぞれ結合され、その他方は、トランジスタT9及び抵抗R8からなる出力エミッタフォロア回路を介してモニタ端子MONOに共通結合される。デコーダDEC2は、CMOS回路によって構成され、試験選択信号SO0〜SOjをデコードして、対応する出力信号DO0〜DOqを択一的にハイレベルとする。相補スイッチSWO0〜SWOqを構成するNチャンネルMOSFETN2のゲートには、デコーダDECOから対応する出力信号DO0〜DOqがそれぞれ供給され、PチャンネルMOSFETP2のゲートには、対応する出力信号DO0〜DOqのインバータIV2による反転信号がそれぞれ供給される。
【0024】これにより、相補スイッチSWO0〜SWOqは、デコーダDECOの対応する出力信号DO0〜DOqが択一的にハイレベルとされることで選択的にオン状態となり、内部論理回路LCの対応する論理ゲートGO0〜GOqの出力ノードとモニタ端子MONOとを選択的に接続状態とする。この結果、モニタ端子MONOを介して論理ゲートGO0〜GOqの出力信号VOO0〜VOOqを選択的にモニタし、内部論理回路LCの所定の機能試験を実施することができる。
【0025】前述のように、PチャンネルMOSFETP2及びNチャンネルMOSFETN2からなる相補スイッチSWO0〜SWOqは、任意の電位をとりうるアナログ信号を伝達することができる。また、これらの相補スイッチを介して伝達される試験信号は、順序回路を介することなく直接モニタ端子MONOに伝達されるため、その立ち上がり又は立ち下がりタイミングを測定することが可能となる。さらに、論理ゲートGO0〜GOqの出力信号は、出力インピーダンスが大きな出力エミッタフォロア回路を介して伝達されるため、関係する回路の正常な動作を阻害することなく機能試験を実施することができる。これらの結果、内部論理回路LCの各出力ノードにおけるレベルマージンやタイミングマージンを効率良くかつ的確に試験できるものとなる。
【0026】以上の本実施例に示されるように、この発明を論理集積回路装置等の半導体装置に適用することで、次のような作用効果が得られる。すなわち、(1)論理集積回路装置等に、所定の試験信号が入力又は出力される第1の外部端子と、所定ビットの試験選択信号が入力される第2の外部端子と、複数の内部ノードと第1の外部端子との間にそれぞれ設けられ上記試験選択信号をデコードするデコーダの対応する出力信号に従って選択的にオン状態とされる複数の相補スイッチを含む試験選択回路とを設けることで、第1の外部端子から複数の内部ノードに対して任意の電位の試験信号を任意のタイミングで選択的に入力又は出力することができるという効果が得られる。
(2)上記(1)項により、多数の外部端子を増設することなく、論理集積回路装置等の機能試験を効率良くかつ的確に実施できるという効果が得られる。
(3)上記(1)項及び(2)項により、論理集積回路装置等の試験工数の削減と高い信頼性の確保との両立を可能にすることができるという効果が得られる。
【0027】以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図1において、モニタ端子MONI及びMONOと試験選択信号入力端子SI0〜SIiならびにSO0〜SOjは、機能試験時に使用されないデータ入力端子又はデータ出力端子等を兼用することができる。また、これらの外部端子を介して入力される試験選択信号SI0〜SIiならびにSO0〜SOjは、2進コードであることを必須条件としない。試験信号を入力又は出力するためのモニタ端子は、1個の外部端子を入力及び出力用として兼用してもよいし、入力及び出力用にそれぞれ複数個ずつ設けてもよい。この場合、各モニタ端子に対応して入力試験選択回路又は出力試験選択回路を設ける必要があるが、出力試験選択回路については、相補スイッチの後段に設けられる出力エミッタフォロア回路の出力端子を結線論理結合することで、回路の簡素化を図ることができる。入力試験選択回路及び出力試験選択回路は、一体化して構成できることは言うまでもない。
【0028】図2及び図3において、相補スイッチSWI0〜SWIpならびにSWO0〜SWOqは、Pチャンネル又はNチャンネルMOSFETのいずれか一方だけで構成できるし、他のアナログスイッチを用いることもできる。また、論理ゲートGI0〜GIpならびにGO0〜GOqは、種々の論理機能を持つことができるし、例えばCMOS論理回路によって構成することもできる。入力試験選択回路SELIは、図4に例示されるように、モニタ端子MONIと電圧発生回路VBBG及びVCSG等の出力端子との間に設けられる相補スイッチSWV0及びSWV1等を含むことができる。この実施例の場合、モニタ端子MONIを介して電圧発生回路によって形成される内部電源電圧つまり基準電圧VBB及び定電圧VCS等の電位をモニタできるし、逆にモニタ端子MONIから任意の電位の基準電圧VBB及び定電圧VCS等を供給して論理集積回路装置の動作マージンを測定することもできる。図2ないし図4に示される入力試験選択回路SELI及び出力試験選択回路SELOの具体的な回路構成ならびに電源電圧の極性及び絶対値等は、種々の実施形態を採りうる。
【0029】以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野である論理集積回路装置に適用した場合について説明したが、それに限定されるものではなく、例えば、汎用のゲートアレイ集積回路やメモリ集積回路等にも適用できる。この発明は、少なくとも所定の試験信号が入力又は出力される複数の内部ノードを有する半導体装置に広く適用できる。
【0030】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、論理集積回路装置等の半導体装置に、試験信号が入力又は出力される第1の外部端子と、所定ビットの試験選択信号が入力される第2の外部端子と、複数の内部ノードと上記第1の外部端子との間にそれぞれ設けられ上記試験選択信号をデコードするデコーダの対応する出力信号に従って選択的にオン状態とされる複数の相補スイッチを含む試験選択回路とを設けることで、第1の外部端子から複数の内部ノードに対して任意の電位の試験信号を任意のタイミングで選択的に入力又は出力することができるため、多数の外部端子を増設することなく、論理集積回路装置等の機能試験を効率良くかつ的確に実施することができる。この結果、論理集積回路装置等の試験工数の削減と高い信頼性の確保との両立を可能にすることができる。




 

 


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